JPH01201758A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
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- JPH01201758A JPH01201758A JP2700988A JP2700988A JPH01201758A JP H01201758 A JPH01201758 A JP H01201758A JP 2700988 A JP2700988 A JP 2700988A JP 2700988 A JP2700988 A JP 2700988A JP H01201758 A JPH01201758 A JP H01201758A
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- period
- transfer
- dma
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
Ｄ Ｍ Ａ １ｉｌＪ ＩＩＩ装置、特にＤＭＡ方式に
よるシステムバスを介したデータの転送を制御するＤＭ
Ａ制１［ｌ装置に関し、 データの転送中であってもシステムバスがＤＭＡ ＩＩ
Ｉ ｌ！ｌ装置に専有されない期間を任意に設定可能と
することを目的とし、 ＤＭＡ方式によるシステムバスを介したデータの転送を
制御するＤ Ｍ Ａ ＄１１０装置において、転送要求
を出力する第１の期間と転送要求の出力間隔を表わす第
２のｌｌｌ１ａｌとを任意に設定する設定手段と、該設
定手段により設定された第１及び第２の期間のうち第１
の期間中箱１の論理値であり第２の期間中箱２の論理値
であるクロック信号を生成出力するクロック信号生成手
段とを備え、データの転送中、該クロック信号が第１の
論理値を有する期間にのみ該システムバスがＤＭＡ制ｍ
＋装置により専有されるように構成する。
よるシステムバスを介したデータの転送を制御するＤＭ
Ａ制１［ｌ装置に関し、 データの転送中であってもシステムバスがＤＭＡ ＩＩ
Ｉ ｌ！ｌ装置に専有されない期間を任意に設定可能と
することを目的とし、 ＤＭＡ方式によるシステムバスを介したデータの転送を
制御するＤ Ｍ Ａ ＄１１０装置において、転送要求
を出力する第１の期間と転送要求の出力間隔を表わす第
２のｌｌｌ１ａｌとを任意に設定する設定手段と、該設
定手段により設定された第１及び第２の期間のうち第１
の期間中箱１の論理値であり第２の期間中箱２の論理値
であるクロック信号を生成出力するクロック信号生成手
段とを備え、データの転送中、該クロック信号が第１の
論理値を有する期間にのみ該システムバスがＤＭＡ制ｍ
＋装置により専有されるように構成する。
本発明はデイレクト・メモリ・アクセス（ＤＭＡ）制御
装置、特にＤＭＡ方式によるシステムバスを介したデー
タの転送を制御するＤＭＡ制ｍ装はに関する。
装置、特にＤＭＡ方式によるシステムバスを介したデー
タの転送を制御するＤＭＡ制ｍ装はに関する。
従来、それ自体が転送要求を発生しない入出力装置等と
メモリ装置との間のＤＭＡ方式によるデータ転送（以下
ＤＭＡ転送と言う）は、ＤＭＡ制御装置自体が転送要求
を発生することにより行なわれる。
メモリ装置との間のＤＭＡ方式によるデータ転送（以下
ＤＭＡ転送と言う）は、ＤＭＡ制御装置自体が転送要求
を発生することにより行なわれる。
第６図は、入出力装置、メモリ装置間のＤＭＡ転送のタ
イミングを示し、同図（ａ）のＲＥＱＩは転送要求の出
力タイミング、同図（ｂ）のＡＤＲｌは転送アドレスの
出力タイミングを夫々表わす。
イミングを示し、同図（ａ）のＲＥＱＩは転送要求の出
力タイミング、同図（ｂ）のＡＤＲｌは転送アドレスの
出力タイミングを夫々表わす。
他方、メモリ装置の場合、入出力装置に比べて転送する
データのやりとりを行なう準備期間が殆ど必要ないので
、メモリ装置・メモリ装置間のＤＭＡ転送は、各転送間
に特に間隔を設けずに転送を行なうバースト転送を用い
るのが一般的である。
データのやりとりを行なう準備期間が殆ど必要ないので
、メモリ装置・メモリ装置間のＤＭＡ転送は、各転送間
に特に間隔を設けずに転送を行なうバースト転送を用い
るのが一般的である。
第７図は、バースト転送のタイミングを示し、同図（ａ
）のＲＥＱ２は転送要求の出力タイミング、同図（ｂ）
はＡＤＲ２は転送アドレスの出力タイミングを夫々表わ
す。
）のＲＥＱ２は転送要求の出力タイミング、同図（ｂ）
はＡＤＲ２は転送アドレスの出力タイミングを夫々表わ
す。
しかし、バースト転送の場合、１つの転送要求に基づい
た転送が終了するまでＤＭＡ制御１１装置がシステムバ
スを専有してしまうという問題が生じていた。このため
、バースト転送中は、システムバスを介してメモリ装置
をアクセスしようとする中央処理装置Ｉ （ＣＰＵ）
、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）のリフレッシュ回路やカソード・レイ・チューブ・
コントローラ（ＣＲＴＣ）が待たされてしまう。しかし
、例えばリフレッシュ回路によるアクセスが持たされる
とＤＲＡＭの記憶内容が消えたり、ＣＲＴＣによるアク
セスが持たされるとメモリ装置から読み出した画像デー
タの再生画面がちらついたりすると言った不都合を生じ
てしまう。
た転送が終了するまでＤＭＡ制御１１装置がシステムバ
スを専有してしまうという問題が生じていた。このため
、バースト転送中は、システムバスを介してメモリ装置
をアクセスしようとする中央処理装置Ｉ （ＣＰＵ）
、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）のリフレッシュ回路やカソード・レイ・チューブ・
コントローラ（ＣＲＴＣ）が待たされてしまう。しかし
、例えばリフレッシュ回路によるアクセスが持たされる
とＤＲＡＭの記憶内容が消えたり、ＣＲＴＣによるアク
セスが持たされるとメモリ装置から読み出した画像デー
タの再生画面がちらついたりすると言った不都合を生じ
てしまう。
本発明は、ＤＭＡ転送中であってもシステムバスがＤ
Ｍ Ａ ｉｌｌ ｍ装置に専有されない期間を任意に設
定可能とするＤ Ｍ Ａ Ｉｌ制御装置を提供すること
を目的とする。
Ｍ Ａ ｉｌｌ ｍ装置に専有されない期間を任意に設
定可能とするＤ Ｍ Ａ Ｉｌ制御装置を提供すること
を目的とする。
第１図は、本発明の原理説明図である。同図中、１は転
送要求を出力する第１の期間と転送要求の出力間隔を表
わす第２の期間とを任意に設定する設定手段、２は設定
手段１により設定された第１及び第２の期間のうち第１
の期間中箱１の論理値であり第２の期間中箱２の論理値
であるクロック信号を生成出力するクロック信号生成手
段である。
送要求を出力する第１の期間と転送要求の出力間隔を表
わす第２の期間とを任意に設定する設定手段、２は設定
手段１により設定された第１及び第２の期間のうち第１
の期間中箱１の論理値であり第２の期間中箱２の論理値
であるクロック信号を生成出力するクロック信号生成手
段である。
（作用〕
データ転送中、クロック信号が第１の論理値を一有する
期間にのみシステムバスがＤＭＡ制御装置により専有さ
れる。
期間にのみシステムバスがＤＭＡ制御装置により専有さ
れる。
従って、ＤＭＡ転送中であってもシステムバスがＤ Ｍ
Ａ ｖｌ ’ａｌｌ装置に専有されない期間を任意に
設定することができる。
Ａ ｖｌ ’ａｌｌ装置に専有されない期間を任意に
設定することができる。
第２図は本発明の一実施例を示し、第３図は実施例の要
部を示す。
部を示す。
第２図中、１０はＣＰＬＪ （図示せず）等に接続する
システムバス、１１は設定回路、１２はクロック信号生
成回路、１３は転送優先順位決定回路、１４は転送制御
回路である。
システムバス、１１は設定回路、１２はクロック信号生
成回路、１３は転送優先順位決定回路、１４は転送制御
回路である。
設定回路１１には、システムバス１０を介してＤＭＡｌ
ｌｌ１ｌｌ装置外部から転送要求を出りする第１の期間
■１に対応した値及び転送要求の出力間隔を表わす第２
の期間Ｔ２に対応した値が任意に設定される。クロック
信号生成回路１２は、設定回路１１に設定された第１及
び第２の期間ＴＩ。
ｌｌ１ｌｌ装置外部から転送要求を出りする第１の期間
■１に対応した値及び転送要求の出力間隔を表わす第２
の期間Ｔ２に対応した値が任意に設定される。クロック
信号生成回路１２は、設定回路１１に設定された第１及
び第２の期間ＴＩ。
Ｔ２のうち、第１の期間Ｔ１中第１の論理値であり第２
の期間Ｔ２中の論理値であるクロック信号ＣＬＫを生成
出力する。このクロック信号ＣＬＫは、転送制御回路１
４に供給される。
の期間Ｔ２中の論理値であるクロック信号ＣＬＫを生成
出力する。このクロック信号ＣＬＫは、転送制御回路１
４に供給される。
転送優先順位決定回路１３は、ＤＭＡ制御装置外部から
転送要求が供給され、どの転送要求を受は付けるかを転
送要求の優先順位に基づいて決定する。この優先順位に
基づいた決定結果が転送制御回路１４に供給される。こ
の様に、受は付ける転送要求が決定されると、転送制御
回路１４により転送が開始されて、ＣＰＵをホールドす
る要求、転送アドレス等がシステムバス１０に出力され
ることによりＤＭＡ転送が制御される。
転送要求が供給され、どの転送要求を受は付けるかを転
送要求の優先順位に基づいて決定する。この優先順位に
基づいた決定結果が転送制御回路１４に供給される。こ
の様に、受は付ける転送要求が決定されると、転送制御
回路１４により転送が開始されて、ＣＰＵをホールドす
る要求、転送アドレス等がシステムバス１０に出力され
ることによりＤＭＡ転送が制御される。
第３図は、設定回路１１及びクロック信号生成回路１２
の部分を示す。設定回路１１は、第１の期間■１に対応
した値を設定されるレジスタ２１ａと第２の期間Ｔ２に
対応した値を設定されるレジスタ２１ｂとからなる。他
方、クロック信号生成回路１２は、セレクタ２２とカウ
ンタ２３とからなる。セレクタ２２は、端子ａ、ｂに供
給される信号（値）を制御信号に応答して交互に選択出
力する。
の部分を示す。設定回路１１は、第１の期間■１に対応
した値を設定されるレジスタ２１ａと第２の期間Ｔ２に
対応した値を設定されるレジスタ２１ｂとからなる。他
方、クロック信号生成回路１２は、セレクタ２２とカウ
ンタ２３とからなる。セレクタ２２は、端子ａ、ｂに供
給される信号（値）を制御信号に応答して交互に選択出
力する。
従って、例えば初期状態においてセレクタ２２が端子ａ
に接続されているものとすると、カウンタ２３はレジス
タ２１ａからの値からカウントダウンを行ない、カウン
ト値がゼロになると１ｌｌｉｌｌ信号をセレクタ２２に
供給してセレクタ２２を端子す側に切換え接続する。こ
れにより、カウンタ２３は今度はレジスタ２１ｂからの
値からカウントダウンを行ない、カウント値がゼロにな
ると制御信号をセレクタ２２に供給してセレクタ２２を
再び端子ａ側に切換え接続する。この様な動作を繰り返
すことにより、カウンタ２３からは例えば第４図に示す
クロック信号ＣＬＫが出力される。
に接続されているものとすると、カウンタ２３はレジス
タ２１ａからの値からカウントダウンを行ない、カウン
ト値がゼロになると１ｌｌｉｌｌ信号をセレクタ２２に
供給してセレクタ２２を端子す側に切換え接続する。こ
れにより、カウンタ２３は今度はレジスタ２１ｂからの
値からカウントダウンを行ない、カウント値がゼロにな
ると制御信号をセレクタ２２に供給してセレクタ２２を
再び端子ａ側に切換え接続する。この様な動作を繰り返
すことにより、カウンタ２３からは例えば第４図に示す
クロック信号ＣＬＫが出力される。
この場合、第２図のシステムバス１０は、クロック信号
ＣＬＫのハイレベル期間、即ち、期間■１にのみＤＭＡ
制御装置により専有され、ローレベル期間、即ち、ＪＩ
ｌｉＪＴ２に：はＣＰＵ、ＤＲＡＭ＋７）リフレッシュ
回路、ＣＲＴＣ等によるシステムバス１０の使用が可能
である。従って、ＤＭＡ転送中であっても、メモリ装置
をアクセスしようとするこれら装置が持たされると言っ
た不都合は生じない。
ＣＬＫのハイレベル期間、即ち、期間■１にのみＤＭＡ
制御装置により専有され、ローレベル期間、即ち、ＪＩ
ｌｉＪＴ２に：はＣＰＵ、ＤＲＡＭ＋７）リフレッシュ
回路、ＣＲＴＣ等によるシステムバス１０の使用が可能
である。従って、ＤＭＡ転送中であっても、メモリ装置
をアクセスしようとするこれら装置が持たされると言っ
た不都合は生じない。
第５図は、本発明の他の実施例の要部を示す。
同図中、第３図と実質的に同じ部分には同一符号を付し
、その説明を省略する。
、その説明を省略する。
第５図中、３１は変化検出回路、３２はコード変換回路
、３３はオア回路である。
、３３はオア回路である。
変化検出回路３１は、レジスタ２１に設定されている第
１及び第２の３１１ｆｉＪＴ１．Ｔ２に対応した値に変
化があるとこれを検出してセット信号を出力する。つま
り、第１及び第２の期間Ｔ１．Ｔ２の設定が例えばユー
ザにより変更されると、上記セット信号がオア回路３３
に供給される。他方、カウンタ２３は、カウント値がゼ
ロになるとセット信号をオア回路３３に供給する。これ
により、カウンタ２３は、第１及び第２の期間Ｔ１．Ｔ
２の設定に変更があった場合及びカウント値がゼロにな
った場合にオア回路３３からのセット信号によりセット
される。
１及び第２の３１１ｆｉＪＴ１．Ｔ２に対応した値に変
化があるとこれを検出してセット信号を出力する。つま
り、第１及び第２の期間Ｔ１．Ｔ２の設定が例えばユー
ザにより変更されると、上記セット信号がオア回路３３
に供給される。他方、カウンタ２３は、カウント値がゼ
ロになるとセット信号をオア回路３３に供給する。これ
により、カウンタ２３は、第１及び第２の期間Ｔ１．Ｔ
２の設定に変更があった場合及びカウント値がゼロにな
った場合にオア回路３３からのセット信号によりセット
される。
更に、カウンタ２３は、カウント値がゼロになると、第
１及び第２の期間Ｔ１．Ｔ２に対応した値のうち一方か
ら他方に切換えて選択出力せしめる制御信号をセレクタ
２２に供給する。コード変換回路３２は、セレクタ２２
の例えば３ビツトの出力信号を７ビツトの信号にコード
変換した侵にｈウンタ２３に供給する回路である。この
場合、レジスタ２１ａ、２１ｂは夫々３ピツトのレジス
タで充分となり、レジスタのスペースを少なくすること
ができる。
１及び第２の期間Ｔ１．Ｔ２に対応した値のうち一方か
ら他方に切換えて選択出力せしめる制御信号をセレクタ
２２に供給する。コード変換回路３２は、セレクタ２２
の例えば３ビツトの出力信号を７ビツトの信号にコード
変換した侵にｈウンタ２３に供給する回路である。この
場合、レジスタ２１ａ、２１ｂは夫々３ピツトのレジス
タで充分となり、レジスタのスペースを少なくすること
ができる。
カウンタ２３から出力されるクロック信号ＣＬＫも、例
えば第４図の如くものとなる。
えば第４図の如くものとなる。
上記各実施例によれば、転送要求を出力する第１の期１
！ＩＴＩと転送要求の出力間隔を表わす第２の期間Ｔ２
とを任意に設定可能、即ち、期間Ｔ１゜Ｔ２はプログラ
マブルである。
！ＩＴＩと転送要求の出力間隔を表わす第２の期間Ｔ２
とを任意に設定可能、即ち、期間Ｔ１゜Ｔ２はプログラ
マブルである。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
（発明の効果〕
本発明によれば、転送要求を出力する第１の期間と転送
要求の出力間隔を表わす第２のＩｆ問とを任意に設定す
る設定手段と、設定手段により設定された第１及び第２
の期間のうち第１の期間中第１の論理値であり第２の期
間中第２の論理値であるクロック信号を生成出力するク
ロック信号生成手段とを備え、データの転送中、クロッ
ク信号が第１の論理値を有する期間にのみシステムバス
がＤＭＡ制御装置により専有されるように構成している
ので、ＤＭＡ転送中であってもシステムバスがＤＭＡ制
御装置に専有されない期間を任意に設定することができ
、実用的には極めて有用である。
要求の出力間隔を表わす第２のＩｆ問とを任意に設定す
る設定手段と、設定手段により設定された第１及び第２
の期間のうち第１の期間中第１の論理値であり第２の期
間中第２の論理値であるクロック信号を生成出力するク
ロック信号生成手段とを備え、データの転送中、クロッ
ク信号が第１の論理値を有する期間にのみシステムバス
がＤＭＡ制御装置により専有されるように構成している
ので、ＤＭＡ転送中であってもシステムバスがＤＭＡ制
御装置に専有されない期間を任意に設定することができ
、実用的には極めて有用である。
第１図は本発明の原理説明図、
第２図は本発明の一実施例のブロック図、第３図は第２
図の実施例の要部を示すブロック図、 第４図はクロック信号のタイミングを示す図、第５図は
本発明の他の実施例の要部を示すブロック図、 第６図は入出力装置・メモリ装置間のＤＭＡ転送を説明
するタイミングチャート、 第７図はメモリ装置・メモリ装置間のＤＭＡ転送を説明
するタイミングチャートである。 第１図〜第５図において、 １は設定手段、 ２はクロック信号生成手段、 １０はシステムバス、 １１は設定回路、 １２はクロック信号生成回路、 １３は転送優先順位決定回路、 １４は転送制御回路、 ２１．２１ａ、２１ｂはレジスタ、 ２２はセレクタ、 ２３はカウンタ、 ３１は変化検出回路、 ３２はコード変換回路、 ３３はオア回路 を示す。 特許出願人 富 士 通 株式会社 同 富士通マイコンシステムズ株式会社づ１ さ 本発明の一睡）のブ’ｔ）ｙ７組 錫２しづ −３ｒ：！Ｉ Ｔ１ りロー１２古「４トのり氾ンク゛哀オＣ丁図縁ｓ３ 搏向→
図の実施例の要部を示すブロック図、 第４図はクロック信号のタイミングを示す図、第５図は
本発明の他の実施例の要部を示すブロック図、 第６図は入出力装置・メモリ装置間のＤＭＡ転送を説明
するタイミングチャート、 第７図はメモリ装置・メモリ装置間のＤＭＡ転送を説明
するタイミングチャートである。 第１図〜第５図において、 １は設定手段、 ２はクロック信号生成手段、 １０はシステムバス、 １１は設定回路、 １２はクロック信号生成回路、 １３は転送優先順位決定回路、 １４は転送制御回路、 ２１．２１ａ、２１ｂはレジスタ、 ２２はセレクタ、 ２３はカウンタ、 ３１は変化検出回路、 ３２はコード変換回路、 ３３はオア回路 を示す。 特許出願人 富 士 通 株式会社 同 富士通マイコンシステムズ株式会社づ１ さ 本発明の一睡）のブ’ｔ）ｙ７組 錫２しづ −３ｒ：！Ｉ Ｔ１ りロー１２古「４トのり氾ンク゛哀オＣ丁図縁ｓ３ 搏向→
Claims (2)
- （１）ＤＭＡ方式によるシステムバスを介したデータの
転送を制御するＤＭＡ制御装置において、転送要求を出
力する第１の期間と転送要求の出力間隔を表わす第２の
期間とを任意に設定する設定手段（１）と、 該設定手段により設定された第１及び第２の期間のうち
第１の期間中第１の論理値であり第２の期間中第２の論
理値であるクロック信号を生成出力するクロック信号生
成手段（２）とを備え、データの転送中、該クロック信
号が第１の論理値を有する期間にのみ該システムバスが
ＤＭＡ制御装置により専有されることを特徴とするＤＭ
Ａ制御装置。 - （２）前記設定手段（１）は、前記第１及び第２の期間
に対応した値を格納する第１及び第２のレジスタ（２１
、２１ａ、２１ｂ）からなり、前記クロック信号生成手
段（２）は、制御信号に応答して該第１及び第２のレジ
スタのうち一方に格納されている値を選択出力するセレ
クタ（２２）と、該セレクタの出力値からカウントダウ
ンを行ないカウント値がゼロになると該制御信号を出力
して該セレクタを切換えることにより、該第１の期間に
対応した値からカウントダウンを行なつている間は第１
の論理値であり該第２の期間に対応した値からカウント
ダウンを行なつている間は第２の論理値であるクロック
信号を出力するカウンタ（２３）とからなることを特徴
とする請求項１記載のＤＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2700988A JPH01201758A (ja) | 1988-02-08 | 1988-02-08 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2700988A JPH01201758A (ja) | 1988-02-08 | 1988-02-08 | Ｄｍａ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201758A true JPH01201758A (ja) | 1989-08-14 |
Family
ID=12209112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2700988A Pending JPH01201758A (ja) | 1988-02-08 | 1988-02-08 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009034730A1 (ja) * | 2007-09-13 | 2009-03-19 | Renesas Technology Corp. | ホスト負荷調整機能付周辺回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159130A (ja) * | 1982-03-17 | 1983-09-21 | Mitsubishi Electric Corp | デ−タ転送装置 |
-
1988
- 1988-02-08 JP JP2700988A patent/JPH01201758A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159130A (ja) * | 1982-03-17 | 1983-09-21 | Mitsubishi Electric Corp | デ−タ転送装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009034730A1 (ja) * | 2007-09-13 | 2009-03-19 | Renesas Technology Corp. | ホスト負荷調整機能付周辺回路 |
| JP2009070122A (ja) * | 2007-09-13 | 2009-04-02 | Renesas Technology Corp | ホスト負荷調整機能付周辺回路 |
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