JPH03254497A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ダイナミックメモリをリフレッシュするメ
モリコントローラを備えたマイクロコンピュータに関す
るものである。

［従来の技術］ 従来のマイクロコンピュータを第７図及び第８図を用い
て説明する。図において、１はマイクロコンピュータ、
２はダイナミックランダムアクセスメモリ（ＤＲＡＭ）
である。上言己マイクロコンピュータ１は、リフレッシ
ュコントローラ（リフレッシュ制御手段）３ａを有する
ＤＲＡＭコントローラ３を備えている。４は中央演算処
理装置（ＣＰ　Ｕ）である。上記リフレッシュコントロ
ーラ３ａは、内部クロックφを数えるインタバルカウン
タ５と、上記内部クロックφを何個骨カウントするかを
規定するメモリコントロールレジスタ（ＭＣＲ）６と、
リフレッシュ要求を他のバス要求とともに管理制御する
バス優先順位判定回路７と、ＤＲＡＭ２をリフレッシュ
するリフレッシュアドレスカウンタ８とから構成されて
いる。９は内部バスである。

次に動作について説明する。インタバルカウンタ５は、
内部クロックφをカウントし、例えば３２φ毎に３２φ
から２５６φまでなどＭＣＲ６で定義する適当な値でバ
ス優先順位判定回路７に対してリフレッシュ要求を発生
する。バス優先順位判定回路７は、他のバス要求、例え
ばＣＰＵバスアクセス、ダイレクトメモリアクセスコン
トローラ（ＤＭＡＣ）バスアクセス、外部バスマスタに
よるバスアクセス要求などの各バス要求を管理し、リフ
レッシュ要求に応じる条件であれば、リフレッシュアド
レスカウンタ８を更新して、ＤＲＡＭ２のリフレッシュ
を行う。その際に行われるＤＲＡＭリフレッシュ方式は
、通常ＲＡＳオンリーリフレッシュが用いられている。

［発明が解決しようとする課題］ 従来のマイクロコンピュータは以上のように構成されて
おり、ＤＲＡＭコントローラ３はＤＲＡＭ２のリフレッ
シュタイミング、リフレッシュアドレス、リフレッシュ
信号を得るためのリフレッシュコントローラであるので
、それら以外の機能は有していない。一方、ＤＲＡＭ２
にアクセスするためには、上記リフレッシュコントロー
ラ３ａの他にＤＲＡＭ２に入力するためのローアドレス
。

カラムアドレス発生手段及びそれらをストローブするた
めのＲＡＳ、ＣＡＳ信号を発生させるアクセス信号発生
手段が必要であり、これらを第８図に示すようにマイク
ロコンピュータの外付は回路で実現することが必要であ
った。また、これらの信号のタイミングは相当に厳しい
ものであり、ＲＡＳ信号に対するローアドレスのセット
アツプ。

ホールド時間、ローアドレス、カラムアドレス切換えの
タイミング、ＣＡＳ信号に対するカラムアドレスのセッ
トアツプ、ホールド時間などを余裕をもって得るために
は、外付けの高速ＴＴＬ、例えばＡＳ　（アドバンスト
ショットキー）回路やディジタル遅延線などで実現せね
ばならないなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、外付は回路及びこの外付は回路のタイミング
調整をなくして、メモリに直結することができるマイク
ロコンピュータを得ることを目的とする。

［課題を解決するための手段〕 この発明に係るマイクロコンピュータは、メモリのリフ
レッシュを制御するリフレッシュ制御手段と、メモリへ
のアクセスを制御するアクセス制御手段とからなるメモ
リコントローラを備え、上記アクセス制御手段は、メモ
リ空間を設定するためのメモリ領域選択ビット及びその
メモリ空間を有効にするためのメモリアクセス有効ビッ
トからなるメモリ制御レジスタと、上記メモリ空間アク
セス時にローアドレス、カラムアドレス及びそれらをス
トローブするためのＲＡＳ信号、ＣＡＳ信号を発生させ
るアクセス信号発生回路とからなるものである。

［作用］ この発明におけるマイクロコンピュータは、リフレッシ
ュ制御手段及びアクセス制御手段からなるメモリコント
ローラにより、メモリアクセス有効ビットがオンしてい
るとき、バスの優先順位を判定して、リフレッシュ要求
に答えるべきであれば、アクセスされたメモリ空間をリ
フレッシュする。

［実施例］ 以下、この発明の一実施例であるマイクロコンピュータ
を第１図乃至第５図を用いて説明する。

なお、第７図及び第８図と同じものは同一の符号を用い
て説明を省略する。

第１図はマイクロコンピュータ１のブロック図である。

図において、３はリフレッシュコントローラ３ａとアク
セスコントローラ（アクセス制御手段）３ｂとを有する
ＤＲＡＭコントローラ、１１は内部クロックφを数える
リフレッシュカウンタ、１２はバスアービター　１３は
リフレッシュ動作を制御するＣＡＳビフォアＲＡＳ信号
を出力するＣＡＳビフォアＲＡＳ信号発生回路、１４は
内部アドレスバス、１５は外部時分割アドレスバス、１
６は内部データバス、１７はアドレスデコーダ、１８は
ＤＲＡＭ領域選択ビットｂ。〜ｂ３及びＤＲＡＭアクセ
ス有効ビットｂ７からなるＤＲＡＭＣ制御レジスタ、１
９はＥＰＲＯＭなどからなり時分割アドレス及びそれら
をストローブするためのＲＡＳ信号、ＣＡＳ信号を発生
するアクセス信号発生回路、２０はＲＡＳアドレス線、
２１はＣＡＳアドレス線である。上記マイクロコンピュ
ータ１は、外部時分割アドレスバス１５及び外部データ
バス２２を介してランダムアクセスメモリ　（ＲＡＭ）
２３ａやリードオンリーメモリ（ＲＯＭ）２３ｂ及び入
出力装置（Ｉ　１０）２３ｃなどの各周辺機器と接続さ
れている。

第２図はＤＲＡＭＣ制御レジスタ１８及びそのビットマ
ツプＡを示す。第３図は上記ＤＲＡＭＣ制御レジスタ１
８のＤＲＡＭ領域選択ビットｂ。

〜ｂ３によって指定されるＤＲＡＭ空間の配置を示す。

第４＠は第１図に示すアクセス信号発生回路１９により
外部時分割アドレスバスにどのような信号が発生するか
を示す。なお、上記マイクロコンピュータ１は、１６Ｍ
バイトのメモリ空間にダイレクトにアクセスするための
２４ビツトのアドレスバスと、外部８ビツト又は１６ビ
ツト幅のデータバスをＢＹＴＥ端子の切換え（第４図ｆ
ａｔのＢＹＴＥ＝１のときは８ビツトデータバスＤｏ〜
Ｄ７、第４図ｆｂ）のＢＹＴＥ＝１のときは１６ビツト
データバスＤｏ−Ｄ１５）により選択可能であり、デー
タバスは２４ビツトアドレスバスの最上位及び中位に時
分割で入出力されるので、ＤＲＡＭ２にアクセスするア
ドレスはアドレスバス最下位８ビツトと別のアドレスラ
イン２本を使って構成され、最大で１０本の時分割アド
レスラインを有する。第５図（ａ）〜ｔｃ＋は時分割ア
ドレス及びＲＡＳ、ＣＡＳ信号の発生のタイミングをリ
ードアクセス時、ライトアクセス時及びリフレッシュ時
の３つの場合について示したものである。

次に動作について説明する。ＤＲＡＭ領域選択ビットビ
ットｂ３をビットマツプＡのように設定することにより
、メモリ空間を第３図ｆａ）のように最小でＦＯＯＯＯ
ＯＨ−ＦＦＦＦＦＦＨ番地の１Ｍバイト（ビットマツプ
Ａにおける”０００１”　）から第３図ｆｄｌのように
最大で１００ＯＯＯＨ−ＦＦＦＦＦＦＨ番地の１５Ｍバ
イト（ビットマツプＡにおける”１１１１”　）のＤＲ
ＡＭ設定空間とすることができる。このＤＲＡＭ設定空
間にデータバス１６を介してＣＰＵ４から１Ｍバイト単
位でプログラムされる。また、ＤＲＡＭアクセス有効ビ
ットｂ７は、ＤＲＡＭ２のアクセスが有効か無効かを定
義するビットであり。

ＲＡＳ信号及びＣＡＳ信号の発生を制御する。

いま、上記ＤＲＡＭ設定空間に対してＤＲＡＭアクセス
有効ビットｂ７がオン（”１”）しているとき、ＣＰＵ
４がアクセスするアドレスに対し、アドレスデコーダ７
が動作し、アドレスがＤＲＡＭ空間であれば、例えリフ
レッシュ要求があっても待たせ、アクセス信号発生回路
１９を起動する。

また、上記ＣＰＵ４がアクセスしていない場合、リフレ
ッシュカウンタ１１で内部クロックφをカウントし、リ
フレッシュカウンタ１１にオーバーフローが発生すると
バスアービター１２に対しリフレッシュ要求を起動する
。バスアービター１２は他のバス要求とリフレッシュ要
求とを優先順位づけして判断し、リフレッシュ要求に応
えるべきであれば、ＣＡＳビフォアＲＡＳ発生回路１３
を経て、ＲＡＳアドレス線２線長０ＣＡＳアドレス線２
線上１フレッシュ時に第５図ｆｃ）に示す特別のタイミ
ングでＲＡＳ、ＣＡＳ信号を供給して、ＤＲＡＭ２のリ
フレッシュを行う。このリフレッシュ方式では、第７図
に示す従来のマイクロコンピュータ１のリフレッシュア
ドレスカウンタ８のようなカウンタは不要となり、リフ
レッシュコントローラ３ａが簡単な構成となる。また、
ＤＲＡＭアクセスとＤＲＡＭリフレッシュが競合する場
合は、ＤＲＡＭリフレッシュが優先されて、ＤＲＡＭア
クセス中にもリフレッシュがリフレッシュコントローラ
３ａにより実行される。しかし、ＤＲＡＭアクセスと競
合しない場合、またはＤＲＡＭのアクセスの頻度が低い
ような場合には、ＤＲＡＭＣ制御レジスタ１８のＤＲＡ
Ｍアクセス有効ビットｂ７の他に、もう１ビットＤＲＡ
Ｍリフレッシュコントローラ３ａの動作を制約するため
の制御ビットを設け、このビットが１の場合、リフレッ
シュコントローラ３ａはリフレッシュの要求をバスアー
ビター１２に発生させず、自動的に第５図ｆｃ）に示す
信号を発生させるように制御する。このようにすること
で、ＣＡＳビフォアＲＡＳ独自のリフレッシュ方式によ
り自動リフレッシュがＤＲＡＭ２で可能となるので、Ｃ
ＰＵ４自体のバスアクセス効率をＲＡＳオンリーリフレ
ッシュ方式のようにリフレッシュアドレスをわざわざ発
生させる必要がなく、バス効率が改善される。

上記構成により、リフレッシュコントローラ３ａの他に
アクセスコントローラ３ｂを有するＤＲＡＭコントロー
ラ３をマイクロコンピュータ１に内蔵したので、ＤＲＡ
Ｍ２の配置できる空間を柔軟に選択し、かつ第６図に示
すように外付は回路を安価にし、タイミングの調整をな
くしてＤＲＡＭ２に直結できる。

［発明の効果］ 以上のように、この発明によればマイクロコンピュータ
を、アクセス制御手段のメモリアクセス有効ビットがオ
ンしているとき、バスの優先順位を判定して、リフレッ
シュ要求に答えるべきであれば、アクセス制御手段によ
りアクセスされたメモリ空間をリフレッシュ制御手段が
リフレッシュするメモリコントローラを備えたので、メ
モリのアクセスを外付は回路で実現する必要がなく、ま
たタイミングの調整も必要ないので、メモリを直結する
ことが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるマイクロコンピュー
タのブロック図、第２図及び第３図は本実施例のマイク
ロコンピュータにおけるＤＲＡＭＣ制御レジスタのビッ
トマツプ及びメモリ空間の配置を示す図、第４図はアク
セス信号発生回路の信号発生の分配を示すブロック図、
第５図は発生した信号のタイミングチャート図、第６図
は本発明の他の実施例であるマイクロコンピュータのブ
ロック図、第７図は従来のマイクロコンピュータのブロ
ック図、第８図は従来のマイクロコンピュータにおける
ＤＲＡＭアクセス回路のブロック図である。 １・・・マイクロコンピュータ、２・・・ＤＲＡＭ　（
メモリ）、３・・・ＤＲＡＭコントローラ（メモリコン
トローラ）、３ａ・・・リフレッシュコントローラ（リ
フレッシュ制御手段）、３ｂ・・・アクセスコントロー
ラ（アクセス制御手段）、４・・・ＣＰＵ、１１・・・
リフレッシュカウンタ、１２・・・バスアービター　１
３・・・ＣＡＳビフォアＲＡ、Ｓ’信号発生回路、１４
・・・内部アドレスバス、１５・・・外部時分割アドレ
スバス、１６・・・内部データバス、１７−１．アドレ
スデコーダ、１８・・・ＤＲＡＭＣ制御レジスタ、１９
・・・アクセス信号発生回路。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. メモリのリフレッシュを制御するリフレッシュ制御手段
   と、メモリへのアクセスを制御するアクセス制御手段と
   からなるメモリコントローラを備え、上記アクセス制御
   手段は、メモリ空間を設定するためのメモリ領域選択ビ
   ット及びそのメモリ空間を有効にするためのメモリアク
   セス有効ビットからなるメモリ制御レジスタと、上記メ
   モリ空間アクセス時にローアドレス、カラムアドレス及
   びそれらをストローブするためのＲＡＳ信号、ＣＡＳ信
   号を発生させるアクセス信号発生回路とからなり、上記
   メモリコントローラは、上記メモリアクセス有効ビット
   がオンしているとき、バスの優先順位を判定して、リフ
   レッシュ要求に答えるべきであれば、アクセス制御手段
   でアクセスされたメモリ空間をリフレッシュ制御手段に
   よりリフレッシュすることを特徴とするマイクロコンピ
   ュータ。