JPH0525331B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明はダイナミツクRAMコントローラであ
つて、バイト／ワード選択信号に応じて少なくと
も夫々２種類の行アドレスストローブ信号及び列
アドレスストローブ信号を生成して所定のメモリ
ブロツクに供給することにより複数のメモリブロ
ツクを単一又は複数同時にアクセス可能とする。

〔産業上の利用分野〕

本発明はダイナミツクRAMコントローラに関
し、CPUより供給されるアドレスを行アドレス
と列アドレスとに分離して時系列にダイナミツク
RAMに供給するダイナミツクRAMコントロー
ラに関する。

ダイナミツクRAMは直交するワード線とビツ
ト線との交点にメモリセルがマトリクス状に配列
されており、行アドレスで任意のワード線を指定
し、このワード線に接続された全メモリセルの情
報を検出し、次に列アドレスで任意のビツト線を
指定して、単一のメモリセルのアクセスを行な
う。

このため、任意のワード線に接続された全メモ
リセルの情報を検出した後、行アドレスを固定し
て列アドレスを順次変更することにより、複数の
メモリセルを高速にアクセスすることが可能であ
る。

この高速アクセスのモードとしては、行アドレ
スを固定して列アドレスを４回イクリメントして
連続する４つの列アドレスのメモリセルを順次ア
クセスするニブル・モードと、行アドレスを固定
して列アドレスを任意に変更して複数の列アドレ
スのメモリセルを順次アクセスするページ・モー
ドとがある。

また、ダイナミツクRAMのワード線のプリチ
ヤージを行なうには、100msec程度の時間を要す
るために、ダイナミツクRAMを複数のメモリバ
ンク（メモリブロツク）に分割し、単一のバンク
のデータ読み出し時に他のバンクのプリチヤージ
を行なうことにより、ダイナミツクRAMのアク
セス速度を見掛け上高速化すること（メモリ・イ
ンタリーブ）が行なわれている。

〔従来の技術〕

第６図は従来のダイナミツクRAMコントロー
ラを用いたシステムのブロツク系統図を示す。図
中、CPU１０は外付けのタイミング信号発生回
路等を含んだものであり、ダイナミツクRAM
（以下「Ｄ−RAM」という）部１１をアクセス
するためのアドレスを生成すると共に、行アドレ
スの取込みタイミングを指示するストローブ信号
RAS、及び列アドレスの取込みタイミングを指
示するストローブ信号、及び各種制御信号
を生成している。

上記のアドレス及びストローブ信号，
CAS、制御信号夫々はダイナミツクRAMコント
ローラ１２に供給される。ダイナミツクRAMコ
ントローラ１２はアドレスを行アドレスと列アド
レスとに分離して時系列にＤ−RAM部１１に供
給すると共に、行アドレスストローブ信号
０〜３、列アドレスストローブ信号、
ライトイネーブル信号を生成してＤ−RAM
部１１に供給する。

上記のストローブ信号０〜３はCPU
１０より供給されるアドレスのうちの２ビツトを
コントローラ内部でデコードすることによりいず
れか一つが生成される。

Ｄ−RAM部１１は夫々16ビツト単位で入出力
を行なうメモリバンク１１ａ〜１１ｄで構成され
た４バンク構成であり、ダイナミツクRAMコン
トローラ１２よりの行アドレス、列アドレス、列
アドレスストローブ信号、ライトイネーブ
ル信号夫々はこれらのメモリバンク１１ａ〜
１１ｄに共通に供給され、行アドレスストローブ
信号０〜３はメモリバンク１１ａ〜１
１ｄに各別に供給される。これによつてメモリバ
ンク１１ａ〜１１ｄのうち行アドレスストローブ
信号及び列アドレスストローブ信号が共に供給さ
れたメモリバンクで行アドレス及び列アドレスが
取込まれ、アクセスが行なわれる。メモリバンク
１１ａ〜１１ｄ夫々は16ビツトのデータバス１３
を介してCPU１０と接続されている。

〔発明が解決しようとする問題点〕

例えばインテル社の8086、モトローラ社の
68000等のCPUではメモリをバイト単位でバイト
アクセスするか、又はワード（＝２バイト）単位
でワードアクセスするかを選択するバイト／ワー
ド選択信号を出力している。

しかし、従来のダイナミツクRAMコントロー
ラは上記バイト／ワード選択信号を利用しておら
ず、第６図示の如く単一のバンクを選択してワー
ドアクセスしか行なうことができず、CPU１０
の機能を充分に活用していないという問題点があ
つた。

本発明は上記の点に鑑みてなされたものであ
り、複数のメモリバンクを単一又は複数同時にア
クセス可能なダイナミツクRAMコントローラを
提供することを目的とする。

〔問題点を解決するための手段〕

本発明のダイナミツクRAMコントローラは、
メモリアクセス要求信号とCPUで用いられるシ
ステムクロツク信号より高周波数のクロツク信号
とを供給され、メモリアクセス要求信号をクロツ
ク信号により取込んでクロツク信号に同期した行
アドレスの取込みを指示する行アドレスストロー
ブ信号を発生し、行アドレス信号の発生後一定時
間遅延して列アドレスの取込みを指示する列アド
レスストローブ信号を発生し、ダイナミツク
RAM部の高速アクセスモード時に、列アドレス
ストローブ信号を発生した後、クロツク信号に同
期して高速アクセスモード用の列アドレスストロ
ーブ信号を発生し、CPU２０より供給されるバ
イトアクセスとワードアクセスとの選択を指示す
るバイト／ワード選択信号に応じて、行アドレス
ストローブ信号及び列アドレスストローブ信号そ
のもの又は取込み指示のない少なくとも夫々２種
類の行アドレスストローブ信号と列アドレススト
ローブ信号とを生成して、複数のメモリブロツク
に夫々少なくとも夫々２種類の行アドレスストロ
ーブ信号とのうちの所定の行アドレスストローブ
信号及び列アドレスストローブ信号を供給するよ
う構成してなる。

即ち、例えば複数のメモリブロツクをマトリク
ス状に配置した場合を考えると、行方向に配置さ
れた複数のメモリブロツクに同一の行アドレスス
トローブ信号を夫々供給し、列方向に配置された
複数のメモリブロツクに同一の列アドレスストロ
ーブ信号を夫々供給し、行アドレスストローブ信
号及び列アドレスストローブ信号の組合せにより
行及び列両方のアドレスストローブ信号が同時に
供給される所望のメモリブロツクのアクセスを可
能とする。

〔作用〕

本発明においては、CPUアドレスとメモリア
ドレス要求信号を生成するだけで、高速アクセス
モード用の列アドレスストローブ信号がシステム
クロツクより高周波数のクロツクに同期して生成
され高速アクセスが可能となる。また、バイト／
ワード選択信号に応じて、複数のメモリブロツク
２９ａ〜２９ｄに夫々所定の行アドレスストロー
ブ信号と列アドレスストローブ信号が所定の組合
せで供給される。複数のメモリブロツク２９ａ〜
２９ｄに供給される行アドレスストローブ信号と
列アドレスストローブ信号とはメモリアクセス要
求信号から生成された取込み指示又は取込み指示
のないいずれかの状態であり、前述の組合せに従
つて行及び列両方のアドレスストローブ信号が共
に取込み指示の状態のメモリアクセスのみがアク
セスされるので、複数のメモリブロツク２９ａ〜
２９ｄを単一又は複数同時にアクセスできる。

〔実施例〕

第１図は本発明のダイナミツクRAMコントロ
ーラを用いたシステムの全体構成図を示す。

同図中、２０はCPUであり、クロツクジエネ
レータ２１より数ＭHzのシステムクロツク信号を
供給されて動作を行ない、各10ビツトの行アドレ
ス及び列アドレスをアドレスバス２２ａ，２２ｂ
に送出し、またアドレスの取込みタイミングを指
示するメモリアクセス要求信号としてのアドレス
ストローブ信号、読み出しと書き込みとを切
換えるリード／ライト信号Ｒ／、アツパーバン
クとロアーバンクとを指示するバンクセレクト信
号BS、バイトアクセスとワードアクセスとを指
示するバイト／ワード選択信号BAC０，BAC
１、高速アクセスモード中のニブルモードを指示
する制御信号、高速アクセスモード中のペ
ージモードを指示する制御信号、外部／内
部リフレツシユ切換信号夫々を出力する。このバ
ンクセレクト信号BSはアドレス中の１ビツトで
あり、制御信号，はアドレスの空ビツ
トを用いて出力される。

ダイナミツクRAMコントローラ２３はマルチ
プレクサ２４、リフレツシユ・タイム・ジエネレ
ータ２５、アービタ２６、タイミング・ジエネレ
ータ２７より構成されている。

マルチプレクサ２４はアドレスバス２２ａ，２
２ｂより供給される行アドレスと列アドレスとの
いずれか一方を選択信号に応じて切換選択してア
ドレスバス２８よりＤ−RAM部２９に供給す
る。

リフレツシユ・タイム・ジエネレータ２５は外
部／内部リフレツシユ切換信号が内部リフレツシ
ユ・モードを指示するとき、クロツク・ジエネレ
ータ２１より供給されるクロツク信号CLKから
一定周期でＤ−RAM２９のリフレツシユを要求
するリフレツシユリクエスト信号を生成しアービ
タ２６に供給する。ところでクロツクジエネレー
タ２１の出力するクロツク信号CLKは源発振信
号で上記システムクロツク信号の数倍の周波数で
例えば15〜30MHzの信号である。

アービタ２６はクロツク信号CLKに同期して
動作し、リフレツシユリクエスト信号とアドレス
ストローブ信号とを供給されて、リード／ラ
イト・サイクルとリフレツシユ・サイクルとの優
先順位を決定し調整し、調整後のリフレツシユリ
クエスト信号をタイミングジエネレータ２７に供
給する。

タイミング・ジエネレータ２７は上記のリフレ
ツシユリクエスト信号、CPU２０よりのアドレ
スストローブ信号、リード／ライト信号Ｒ／
Ｗ、バンクセレクト信号BS、バイト／ワード選
択信号BAC０，BAC１、制御信号，
及びクロツク信号のCLKを供給されて、行アド
レスと列アドレスとの切換え選択を指示する選択
信号を生成しマルチプレクサ２４に供給するとと
共に、行アドレスストローブ信号０，
１、行アドレスストローブ信号０，１、
ライトイネーブル信号夫々を生成してＤ−
RAM２９に供給し、またリフレツシユ・サイク
ルであることを指示するレデイ信号RDYを生成
してCPU２０に供給する。

上記のタイミング・ジエネレータ２７の要部に
ついて第２図と共に更に詳しく説明する。

同図中、端子３１にはリード／ライト・サイク
ルにＨレベルでリフレツシユ・サイクルが必要と
なつたときにＬレベルとなるリフレツシユリクエ
スト信号が入来し、端子３２にはＬレベルでアド
レスの取込みを指示するアドレスストローブ信号
ASが入来し、端子３３にはクロツク信号CLKが
入来する。また、端子３４には通常アクセスモー
ドでＨレベル、高速アクセスモード中のニブルモ
ードでのみＬレベルの制御信号が入来し、
端子３５には通常アクセスモードでＨレベル、高
速アクセスモード中のページモードのみでＬレベ
ルの制御信号が入来する。

リード／ライト・サイクルではリフレツシユリ
クエスト信号がＨレベルであるので、第３図Ｂに
示す如きアドレスストローブ信号ASはアンド回
路３６ａ，３６ｂを介してＪ型フリツプフロツ
プ３７のＪ端子及び端子に供給される。また、
アドレスストローブ信号はインバータ３８で
反転されてフリツプフロツプ３７，３９の夫々の
Ｐ端子（プリセツト端子）に供給され、フリツプ
フロツプ３７，３９はアドレスストローブ信号
ASがＬレベルとなつた後動作を行なう。第３図
Ａに示すクロツク信号CLKはバツフアアンプ４
０を経た後、フリツプフロツプ３９のCLK端子
に供給され、またインバータ４１を介してフリツ
プフロツプ３７のCLK端子に供給される。

フリツプフロツプ３７はアドレスストローブ信
号ASがＬレベルとなつた後、クロツク信号CLK
第１パルスP₁の立下がりでＱ端子出力をＬレベ
ルとする。このＱ端子出力をＤ端子に供給されて
いるＤ型フリツプフロツプ３９は第２パルスP₂
の立上りで上記フリツプフロツプ３７の出力を取
込みＱ端子出力をＬレベルとする。このフリツプ
フロツプ３９のＱ端子出力はバツフアアンプ４２
ａ，４２ｂ夫々に供給され、端子４３ａ又は４３
ｂより第３図Ｃに示す如き行アドレスストローブ
信号０又は１として出力される。

なお、ストローブ信号０又は１の立
下がりの遅延時間t₁はフリツプフロツプ３９及び
バツフアアンプ４０，４２によるものである。

上記フリツプフロツプ３９のＱ端子出力は遅延
回路４４で一定時間遅延された後インバータ４５
で反転されてナンド回路４６に供給される。ナン
ド回路４６に信号を供給しているカウンタ４７は
アドレスストローブ信号がＬレベルとなつた
時点でＨレベルを出力しているため、上記インバ
ータ４５の出力信号はナンド回路４６で反転さ
れ、更にバツフアアンプ４８ａ，４８ｂ夫々に供
給され、端子４９ａ又は４９ｂより第３図Ｄに示
す如き列アドレスストローブ信号０又は
CAS１として出力される。ここで遅延回路４４
の遅延時間t₂は第４図Ｆに示す行アドレスホール
ドタイムt₃と列アドレスセツトアツプタイムt₄と
の和である。

また、フリツプフロツプ３９のＱ端子出力は遅
延回路５０において行アドレスホールドタイムt₃
だけ遅延された後、端子５１より選択信号として
マルチプレクサ２４に供給される。

ここまでの動作は通常アクセスモード及び高速
アクセスモード共に同一であり、通常アクセスモ
ードでは、この後アドレスストローブ信号が
立上つた後、ストローブ信号０又は１
及び０又は１が立上がる。これはアド
レスストローブ信号が反転されてフリツプフ
ロツプ３９のＰ端子に供給され、アドレスストロ
ーブ信号がＨレベルとなるとフリツプフロツ
プ３９がプリセツトされてそのＱ端子出力がＨレ
ベルとなるためである。

デコーダ５４は端子３４，３５よりの制御信号
をインバータ５２，５３夫々を介して供給されて
おり、高速アクセスモードのときのみＨレベルの
信号をアンド回路５５に供給する。また、高速ア
クセスモードのニブルモード、ページモード夫々
を指示する２ビツトの制御信号を生成してカウン
タ４７に供給する。

アンド回路５５は高速アクセスモードの要求が
あつたときのみクロツク信号CLKを通してカウ
ンタ４７のCLK端子に供給する。

カウンタ４７はアドレスストローブ信号を
Ｒ端子に供給され、このアドレスストローブ信号
ASの立下がり時点でリセツトされＨレベルの信
号を出力する。また、カウンタ４７のEN端子に
はインバータ５６を介してフリツプフロツプ３９
のＱ端子出力が供給されており、ストローブ信号
RAS０又は１がＬレベルとなつた後カウン
タ４７は上記クロツク信号CLKのカウントを開
始する。即ち第３図Ａのクロツク信号CKLの第
３パルスからカウントを開始し、４パルス後の第
６パルスP₆の立上がりを検出した後第７パルス
P₇の立上がりを検出するまでＬレベルの信号を
出力し、この後クロツク信号CLKの３パルス周
期でＬレベル期間がクロツク信号CLKの略２パ
ルス周期分の信号を生成して出力する。カウンタ
４７は第３図Ｅに示す如く制御信号がＬレ
ベルでデコーダ５４よりの制御信号がニブルモー
ドを指示するとき、Ｌレベルの信号を４回生成
し、４回目でＬレベルとなつた後はこのＬレベル
を保持する。なお、ページモード時には上記Ｌレ
ベルの信号の生成をクロツク信号CLKの３クロ
ツク周期で繰り返す。上記のカウンタ４７及びイ
ンバータ５２からインバータ５６までの各回路に
より高速アクセス列アドレスストローブ発生回路
６１が構成されている。

このカウンタ４７の出力信号はナンド回路４６
に供給され、ナンド回路４６はカウンタ４７より
Ｌレベル信号が供給されたときストローブ信号
CAS０又は１をＨレベルとする。これよつ
てニブルモード時のストローブ信号０又は
CAS１は第３図Ｄの如くなる。

端子６０にはＨレベルがアツパーバンクを指示
しＬレベルがロアーバンクを指示するバンクセレ
クト信号BSが入来する。端子６１，６２夫々に
は共にＬレベルでワードアクセスを指示し、一方
のみがＨレベルでバイドアクセスを指示するバイ
ト／ワード選択信号BAC０，BAC１夫々が入来
する。

端子６０〜６２夫々に入来した第３図Ｇに示す
如き信号はBS，BAC０，BAC１はデコーダ６３
に供給される。デコーダ６３はフリツプフロツプ
３９のＱ端子出力が立下がつた時点で上記のバン
クセレクト信号BS及びバイト／ワード選択信号
BAC０，BAC１夫々をラツチする。この後、ラ
ツチした信号をデコードしてバツフア制御信号
BC１〜BC４を生成し、バツフアアンプ４２ａ，
４２ｂ，４８ａ，４８ｂ夫々の制御端子に各別に
供給する。

バツフアアンプ４２ａ，４２ｂ，４８ａ，４８
ｂ夫々は上記のバツフア制御信号BC１〜BC４に
応じてストローブ信号０，１，
０，１夫々を端子４３ａ，４３ｂ，４９ａ，
４９ｂ夫々より出力する。

上記のバンクセレクト信号BS、バイト／ワー
ド選択信号BAC０，BAC１夫々とストローブ信
号０，１，０，１夫々との関
係を第４図に示す。図中、バンクセレクト信号
BS、バイト／ワード選択信号BAC０，BAC１
夫々はＨレベルを“１”、Ｌレベルを“０”で表
わしている。またストローブ信号０，
１，０，１夫々は「有効」と表わされ
たものが出力され、「Ｈ」と表わされたものは端
子４３ａ，４３ｂ，４９ａ，４９ｂがＨレベル固
定出力であることを表わしている。これによつ
て、モード番号１、２では２つのメモリバンクが
選択されてワードアクセスが行なわれ、モード番
号３〜６では単一のメモリバンクが選択されてバ
イトアクセスが行なわれ、モード番号７では４つ
のメモリバンクが選択されて４バイト一括アクセ
スであるロングワードアクセスが行なわれ、モー
ド番号８ではいずれのメモリバンクもアクセスが
行なわれない。

第１図に戻つて説明するに、マルチプレクサ２
４は第２図の端子５１より供給される信号によつ
てアドレスの切換選択を行ない、ニブルモードで
は第３図Ｆに示す如く、まず行アドレスを選択
し、次の列アドレスを選択してアドレスバス２８
に送出する。

Ｄ−RAM部２９は４個のメモリブロツク即ち
メモリバンク２９ａ〜２９ｄより構成されてお
り、これらのメモリバンク２９ａ〜２９ｄ夫々は
８個のダイナミツクRAM素子で構成されて８ビ
ツト単位で入出力を行なうものである。

アドレスバス２８よりの行アドレス、列アドレ
スは全メモリバンク２９ａ〜２９ｄに供給され、
またタイミング・ジエネレータ２７の出力するラ
イトイネーブル信号も全メモリバンク２９ａ
〜２９ｄに供給される。ストローブ信号０
はメモリバンク２９ａ，２９ｂに供給され、スト
ローブ信号１はメモリバンク２９ｃ，２９
ｄに供給される。またストローブ信号０は
メモリバンク２９ａ，２９ｂに供給され、ストロ
ーブ信号０はメモリバンク２９ｃ，２９ｄ
に供給される。即ち、例えば複数のメモリブロツ
ク２９ａ〜２９ｄをマトリクス状に配置した場合
を考えると、行方向に配置された複数のメモリブ
ロツク２９ａと２９ｂ，２９ｃと２９ｄ夫々に同
一の行アドレスストローブ信号０，１
を夫々供給し、列方向に配置された複数のメモリ
ブロツク２９ａと２９ｃ，２９ｂと２９ｄ夫々に
同一の列アドレスストローブ信号０，
１を夫々供給し、行アドレスストローブ信号
RAS０，１及び列アドレスストローブ信号
CAS０，１の組合せにより行及び列両方の
アドレスストローブ信号が同時に供給される所望
のメモリブロツクのアクセスを可能とする。

更に、メモリバンク２９ａ，２９ｃは16ビツト
のデータバス３０の上位８ビツトに接続され、メ
モリバンク２９ｂ，２９ｄはデータバス３０の下
位８ビツトに接続されている。このデータバス３
０の全ビツトはCPU２０と接続されている。

このため、第４図示のモード番号１ではメモリ
バンク２９ａ，２９ｂに行アドレス及び列アドレ
スが取込まれてこれらが同時にアクセスされ、ワ
ードアクセスが行なわれる。モード番号２ではメ
モリバンク２９ｃ，２９ｄが同時にワードアクセ
スされる。

モード番号３ではメモリバンク２９ｄにのみ行
アドレス及び列アドレスが取込まれてバイトアク
セスが行なわれ、同様にしてモード番号４、５、
６夫々ではメモリバンク２９ｃ，２９ａ，２９ｂ
夫々が各別にバイトアクセスされる。モード番号
７では全メモリバンク２９ａ〜２９ｄに行アドレ
ス及び列アドレスが取込まれるので、データバス
３０が32ビツトであるときに使用されロングワー
ドアクセスが行なわれる。モード番号８では全メ
モリアクセス２９ａ〜２９ｄに行アドレス及び列
アドレスが取込まれないのでＤ−RAM部２９を
２組接続したシステムにおいて、いずれか一方の
Ｄ−RAM部を使用するとき、使用されないＤ−
RAM部に対するチツプセレクト信号の代りに利
用することができる。

なお、通常アクセスモードにおけるモード番号
５の場合について詳しく説明する。

メモリバンク２９ａには第５図Ａ，Ｂに示すス
トローブ信号０，０が供給されて、行
アドレス、列アドレスが取込まれバイトアクセス
が行なわれる。メモリバンク２９ｂには第５図
Ｃ，Ｄに示すストローブ信号０，１が
供給され、ストローブ信号１はＨレベルを
保つているのでメモリバンク２９ｂはリフレツシ
ユ（RASオンリー・リフレツシユ）される。メ
モリブロツク２９ｃには第５図Ｅ，Ｆに示すスト
ローブ信号１，０が供給され、またメ
モリブロツク２９ｄには第５図Ｇ，Ｈに示すスト
ローブ信号１，１が供給され、ストロ
ーブ信号１がＨレベルを維持するためメモ
リブロツク２９ｃ，２９ｄのアクセスは行なわれ
ない。

このようにバイト／ワード選択信号BAC０，
BAC１に応じてストローブ信号０，
１，０，１を生成しているためメモリ
バンク２９ａ〜２９ｄをバイト／ワード選択信号
BAC０，BAC１に応じてバイトアクセス又はワ
ードアクセスすることができる。

更にバンクセレクト信号BSに応じてストロー
ブ信号０，１，０，１を生成
しているためにバイトアクセス時に４つのメモリ
バンク２９ａ〜２９ｄのうちの単一のメモリバン
クのみをアクセス可能である。

これによつて、従来充分に活用していなかつた
CPU２０のバイト／ワード選択機能を活用する
ことができる。

なお、メモリバンク２９ａ〜２９ｄ夫々を１ワ
ード（16ビツト）単位で入出力を行なう構成とし
ても良い。この場合にはバイト／ワード選択信号
BAC０，BAC１がバイトアクセスを指示すると
き単一のメモリバンク２９ａのワードアクセスが
行なわれ、バイト／ワード選択信号BAC０，
BAC１がワードアクセスを指示するとき２個の
メモリバンクが同時にアクセスされてロングワー
ドアクセスが行なわれる。

〔発明の効果〕

上述の如く、本発明のダイナミツクRAMコン
トローラによれば、CPUのシステムクロツクよ
り高周波数のクロツクより高速アクセスモード用
の列アドレスストローブを発生して高速アクセス
が可能となり、CPUの出力するバイト／ワード
選択信号に応じて複数のメモリブロツクを単一又
は複数同時にアクセスすることができ、CPUの
バイト／ワード選択機能を充分に活用でき、実用
上きわめて有用である。

【図面の簡単な説明】

第１図は本発明のダイナミツクRAMコントロ
ーラを用いたシステムの一実施例の全体構成図、
第２図は第１図示のタイミング・ジエネレータの
要部の一実施例の回路構成図、第３図は第２図示
の回路各部の信号タイムチヤート、第４図は第１
図示のCPU出力信号とダイナミツクRAMコント
ローラ出力信号との関係を説明するための図、第
５図は各メモリバンクのストローブ信号の信号タ
イムチヤート、第６図は従来システムの一例のブ
ロツク構成図である。 図中において、２０はCPU、２１はクロツク
ジエネレータ、２３はダイナミツクRAMコント
ローラ、２４はマルチプレクサ、２５はリフレツ
シユ・タイム・ジエネレータ、２６はアービタ、
２７はタイミング・ジエネレータ、２９はダイナ
ミツクRAM（Ｄ−RAM）部、２９ａ〜２９ｄは
メモリバンク、４２ａ，４２ｂ，４８ａ，４８ｂ
はバツフアアンプ、６３はデコーダである。

Claims (1)

1. 【特許請求の範囲】 １ CPU２０がダイナミツクRAM部２９をアク
   セスするためのアドレス及び該アドレスの取込み
   を指示するメモリアクセス要求信号を供給され、
   該アドレスを行アドレスと列アドレスとに分離
   し、かつ該メモリアクセス要求信号より該行アド
   レスの取込みを指示する行アドレスストローブ信
   号及び該列アドレスの取込みを指示する列アドレ
   スストローブ信号を生成して、該行アドレスと列
   アドレスと行アドレスストローブ信号と列アドレ
   スストローブ信号とを該ダイナミツクRAM部２
   ９を構成する複数のメモリブロツクに供給するダ
   イナミツクRAMコントローラ２３であつて、 該メモリアクセス要求信号と該CPU２０で用
   いられるシステムクロツク信号より高周波数のク
   ロツク信号とを供給され、該メモリアクセス要求
   信号を該クロツク信号により取込んで該クロツク
   信号に同期した該行アドレスの取込みを指示する
   行アドレスストローブ信号を発生し、 該行アドレス信号の発生後一定時間遅延して該
   列アドレスの取込みを指示する列アドレスストロ
   ーブ信号を発生し、 該ダイナミツクRAM部の高速アクセスモード
   時に、列アドレスストローブ信号を発生した後、
   該クロツク信号に同期して高速アクセスモード用
   の列アドレスストローブ信号を発生し、 該CPU２０より供給されるバイトアクセスと
   ワードアクセスとの選択を指示するバイト／ワー
   ド選択信号に応じて、該行アドレスストローブ信
   号及び列アドレスストローブ信号そのもの又は取
   込み指示のない少なくとも夫々２種類の行アドレ
   スストローブ信号と列アドレスストローブ信号と
   を生成して、該複数のメモリブロツクに夫々該少
   なくとも夫々２種類の行アドレスストローブ信号
   と列アドレスストローブ信号とのうちの所定の行
   アドレスストローブ信号及び列アドレスストロー
   ブ信号を供給するよう構成したことを特徴とする
   ダイナミツクRAMコントローラ。