JPH01202023A - 論理レベル制御回路 - Google Patents
論理レベル制御回路Info
- Publication number
- JPH01202023A JPH01202023A JP63025580A JP2558088A JPH01202023A JP H01202023 A JPH01202023 A JP H01202023A JP 63025580 A JP63025580 A JP 63025580A JP 2558088 A JP2558088 A JP 2558088A JP H01202023 A JPH01202023 A JP H01202023A
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- JP
- Japan
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- level
- output
- fet
- control circuit
- level control
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
例えばＤＣＦＬ （デイレクトカップルドＦＥＴロジッ
ク）回路からＥＣＬ回路への論理レベル変換に用いられ
る論理レベル制御回路に関し、特にロウレベル側のレベ
ルシフト量のばらつきをなくすとともに、任意にレベル
シフトされたロウレベル出力をうろことを目的とし、 論理ゲートの出力部と電源間に抵抗素子を接続し、その
途中からレベルシフトした出力をとり出すように構成さ
れる。
ク）回路からＥＣＬ回路への論理レベル変換に用いられ
る論理レベル制御回路に関し、特にロウレベル側のレベ
ルシフト量のばらつきをなくすとともに、任意にレベル
シフトされたロウレベル出力をうろことを目的とし、 論理ゲートの出力部と電源間に抵抗素子を接続し、その
途中からレベルシフトした出力をとり出すように構成さ
れる。
本発明は論理レベル制御回路に関し、特にＧａＡｓ・Ｍ
ＥＳ −Ｆ８ＴやＨＥＭＴなどの化合物半導体のＦＥＴ
を用いたＤＣＦＬ回路から、例えばＥＣＬ回路への論理
レベル変換に用いられる、論理レベル制御回路に関する
。
ＥＳ −Ｆ８ＴやＨＥＭＴなどの化合物半導体のＦＥＴ
を用いたＤＣＦＬ回路から、例えばＥＣＬ回路への論理
レベル変換に用いられる、論理レベル制御回路に関する
。
一般に論理回路の内部あるいは人出力部で、他の回路と
整合性を持たせるためには、論理レベルを調整する必要
があり、このためにはレベルシフト回路が不可欠である
。すなわち、例えばＧａＡｓ・ＭＢＳ −ＦＥＴあるい
はＨＥＭＴなどの化合物半導体ＦＥＴに用いられている
ＤＣＦＬ回路からＥＣＬ回路の論理レベルに変換する場
合には、電源電圧を一２Ｖとした場合、ＤＣＦＬ回路の
論理レベルは例えば−１，２Ｖ（ハイレベル側）および
−１，９Ｖ（ロウ・レベル側）であるのに対し、ＥＣＬ
回路の論理レベルは例え１−ｒ−ｏ、ｓｖ（ハイレベル
側）および−１，８Ｖ（ロウレベル側）であり、したが
ってかかる論理レベル電圧の変換回路（レベル制御回路
）が必要となる。
整合性を持たせるためには、論理レベルを調整する必要
があり、このためにはレベルシフト回路が不可欠である
。すなわち、例えばＧａＡｓ・ＭＢＳ −ＦＥＴあるい
はＨＥＭＴなどの化合物半導体ＦＥＴに用いられている
ＤＣＦＬ回路からＥＣＬ回路の論理レベルに変換する場
合には、電源電圧を一２Ｖとした場合、ＤＣＦＬ回路の
論理レベルは例えば−１，２Ｖ（ハイレベル側）および
−１，９Ｖ（ロウ・レベル側）であるのに対し、ＥＣＬ
回路の論理レベルは例え１−ｒ−ｏ、ｓｖ（ハイレベル
側）および−１，８Ｖ（ロウレベル側）であり、したが
ってかかる論理レベル電圧の変換回路（レベル制御回路
）が必要となる。
第５図は、従来技術としてのレベル制御回路を例示する
もので、Ｑ６はスイッチング素子としてのエンハンスメ
ント型ＦＥＴ５Ｑｌは負荷素子としてのゲート−ソース
間を短絡した（定電流特性を有する）デイブリーシコン
型ＦＥＴ、Ｄｉはレベルシフト用のダイオード、Ｑｌは
該ディプリーション型ＦＥＴ Ｑｌとレベルシフト用の
ダイオードＤ１との接続点（すなわち該レベル制御回路
の出力側）にそのゲートが接続された電流駆動用のエン
ハンスメント型ＦＥＴである。
もので、Ｑ６はスイッチング素子としてのエンハンスメ
ント型ＦＥＴ５Ｑｌは負荷素子としてのゲート−ソース
間を短絡した（定電流特性を有する）デイブリーシコン
型ＦＥＴ、Ｄｉはレベルシフト用のダイオード、Ｑｌは
該ディプリーション型ＦＥＴ Ｑｌとレベルシフト用の
ダイオードＤ１との接続点（すなわち該レベル制御回路
の出力側）にそのゲートが接続された電流駆動用のエン
ハンスメント型ＦＥＴである。
このように従来回路では、レベルシフト用の素子として
、ダイオードやＦＥＴなどの整流素子を用い、これに定
電流回路を組合せてレベルシフトを行っていたが、この
場合には該整流素子および該定電流回路の特性によりシ
フト量が決ってしまい、かつそれらの特性のばらつきに
より該シフト量が変動し、細かなシフト量の調整が困難
であった。すなわち上記ＭＥＳ −ＦＢＴやＨＥＭＴな
どを用いた回路ではショットキーダイオードを用いてレ
ベルシフトを行うが、該ダイオードが該ＦＥＴと同じ程
度のサイズではそのシフト量は０．６〜０．８Ｖであり
、より小さいシフト量の調整は困難である。
、ダイオードやＦＥＴなどの整流素子を用い、これに定
電流回路を組合せてレベルシフトを行っていたが、この
場合には該整流素子および該定電流回路の特性によりシ
フト量が決ってしまい、かつそれらの特性のばらつきに
より該シフト量が変動し、細かなシフト量の調整が困難
であった。すなわち上記ＭＥＳ −ＦＢＴやＨＥＭＴな
どを用いた回路ではショットキーダイオードを用いてレ
ベルシフトを行うが、該ダイオードが該ＦＥＴと同じ程
度のサイズではそのシフト量は０．６〜０．８Ｖであり
、より小さいシフト量の調整は困難である。
特に、上記第５図に示されるようなレベルシフト用の整
流素子を用いたＤＣＦＬでは、そのハイレベル側の電圧
シフト量（すなわち、入力電圧Ｖｌｈに応じてスイッチ
ング素子としてのＦＢＴ ０６がオフとなり、エンハン
スメント型ＦＥＴ Ｑｌのゲートにほぼ正側の電源電圧
（この場合グラウンド電位）が印加されたときの出力電
圧Ｖ ＯＵＴのシフト量）は、その出力側端子に接続さ
れる次段のゲートあるいは出力負荷抵抗とそこへ流れる
出力電流とにより比較的容易に決定することができるが
、ロウレベル側の電圧シフト量（すなわち、入力電圧Ｖ
１に応じてスイッチング素子としてのＦＥＴ Ｑ５がオ
ンとなり、エンハンスメント型ＦＢＴ Ｑｌのゲートに
は負側の電源電圧ＶＥＥより僅かにレベルシフトされた
（例えば０．３〜０．４Ｖ程度レベルシフトされた）電
圧が印加されて、該エンハンスメント型ＦＩＥＴ Ｑｌ
に僅かな電流を流すことによりえられるロウレベル側の
出力電圧Ｖ。ＬＩＴのシフト量）を所定の値に設定する
のが困難であり、かかるロウレベル側の電圧シフトを正
確に調整しうることが重要な課題となる。
流素子を用いたＤＣＦＬでは、そのハイレベル側の電圧
シフト量（すなわち、入力電圧Ｖｌｈに応じてスイッチ
ング素子としてのＦＢＴ ０６がオフとなり、エンハン
スメント型ＦＥＴ Ｑｌのゲートにほぼ正側の電源電圧
（この場合グラウンド電位）が印加されたときの出力電
圧Ｖ ＯＵＴのシフト量）は、その出力側端子に接続さ
れる次段のゲートあるいは出力負荷抵抗とそこへ流れる
出力電流とにより比較的容易に決定することができるが
、ロウレベル側の電圧シフト量（すなわち、入力電圧Ｖ
１に応じてスイッチング素子としてのＦＥＴ Ｑ５がオ
ンとなり、エンハンスメント型ＦＢＴ Ｑｌのゲートに
は負側の電源電圧ＶＥＥより僅かにレベルシフトされた
（例えば０．３〜０．４Ｖ程度レベルシフトされた）電
圧が印加されて、該エンハンスメント型ＦＩＥＴ Ｑｌ
に僅かな電流を流すことによりえられるロウレベル側の
出力電圧Ｖ。ＬＩＴのシフト量）を所定の値に設定する
のが困難であり、かかるロウレベル側の電圧シフトを正
確に調整しうることが重要な課題となる。
本発明はかかる課題を解決するためになされたもので、
上述したようなレベルシフト素子の代りに負荷素子とし
て分圧抵抗を使うことにより、特にロウレベル側のレベ
ルシフト量のばらつきをなくすとともに、任意にレベル
シフトされたロウレベル出力かえられるようにしたもの
である。
上述したようなレベルシフト素子の代りに負荷素子とし
て分圧抵抗を使うことにより、特にロウレベル側のレベ
ルシフト量のばらつきをなくすとともに、任意にレベル
シフトされたロウレベル出力かえられるようにしたもの
である。
かかる課題を解決するために本発明においては、論理ゲ
ートの出力部と電源間に抵抗素子を接続し、その途中か
らレベルシフトした出力をとり出すようにした論理レベ
ル制御回路が提供される。
ートの出力部と電源間に抵抗素子を接続し、その途中か
らレベルシフトした出力をとり出すようにした論理レベ
ル制御回路が提供される。
なお該抵抗素子としては、ドレイン−ゲート間を短絡し
たディプリーション型ＦＥＴを、電源電圧に応じて複数
個直列に接続したものを使用するのが好適である。
たディプリーション型ＦＥＴを、電源電圧に応じて複数
個直列に接続したものを使用するのが好適である。
上記構成によれば、該抵抗素子の途中から任意に調整さ
れた（すなわち任意にレベルシフトされた）出力レベル
をうろことができ、特にそのロウレベル側の出力をも任
意に制御することができる。
れた（すなわち任意にレベルシフトされた）出力レベル
をうろことができ、特にそのロウレベル側の出力をも任
意に制御することができる。
なお上述したように該抵抗素子としてドレイン−ゲート
間を短絡したディプリーション型ＦＥＴを用いることに
より、該ＦＥＴのしきい値電圧などのばらつきに対して
も安定した抵抗素子をうろことができ、均一性および制
御性にすぐれた抵抗素子とすることができる。
間を短絡したディプリーション型ＦＥＴを用いることに
より、該ＦＥＴのしきい値電圧などのばらつきに対して
も安定した抵抗素子をうろことができ、均一性および制
御性にすぐれた抵抗素子とすることができる。
第１図は本発明の１実施例としてのレベル制御回路を示
すもので、該負荷素子としての定電流特性を有するＦＥ
Ｔ Ｑｌと並列に、直列抵抗Ｒ１およびＲ２が接続され
、その途中の接続点から出力電圧ＶＯＵＴがとり出され
る。したがって該抵抗Ｒ１およびＲ２の抵抗値を調整す
ることにより、そのロウレベル出力を任意に制御するこ
とができる。なおこの場合ハイレベル出力はほぼグラウ
ンド電位となる。
すもので、該負荷素子としての定電流特性を有するＦＥ
Ｔ Ｑｌと並列に、直列抵抗Ｒ１およびＲ２が接続され
、その途中の接続点から出力電圧ＶＯＵＴがとり出され
る。したがって該抵抗Ｒ１およびＲ２の抵抗値を調整す
ることにより、そのロウレベル出力を任意に制御するこ
とができる。なおこの場合ハイレベル出力はほぼグラウ
ンド電位となる。
第２図は、本発明の他の実施例としてのレベル制御回路
を示すもので、該抵抗Ｒ１，Ｒ２の代りに、ドレイン−
ゲート間を短絡したディプリーション型ＦＥＴ Ｏ２乃
至Ｏ５が用いられる。
を示すもので、該抵抗Ｒ１，Ｒ２の代りに、ドレイン−
ゲート間を短絡したディプリーション型ＦＥＴ Ｏ２乃
至Ｏ５が用いられる。
第６図は、かかるドレイン−ゲート間を短絡したディプ
リーション型ＦＥＴの電流電圧特性を示すもので、かか
るＦＥＴは該第６図に示されるように線型領域（抵抗に
近い特性）で動作するようになり、この場合、そのしき
い値電圧Ｖｔｈの変動に対しその電流値が安定し殆んど
変動しなくなる。
リーション型ＦＥＴの電流電圧特性を示すもので、かか
るＦＥＴは該第６図に示されるように線型領域（抵抗に
近い特性）で動作するようになり、この場合、そのしき
い値電圧Ｖｔｈの変動に対しその電流値が安定し殆んど
変動しなくなる。
（なお第６図には、該Ｖｔｈが一３００ｍＶから一８０
０ｍＶまで変化した場合の特性変化が示されている。）
。
０ｍＶまで変化した場合の特性変化が示されている。）
。
この点、例えば０．１Ｖ程度のレベルシフト量を実現す
るには、該抵抗素子に高い均一性・制御性が必要とされ
るが、上述したようなＦＥＴの線型領域を動作領域とし
て用いると、該ＦＥＴのしきい値電圧などのばらつきに
対しても安定した電流特性をうることができるため、か
かるドレイン−ゲート間を短絡したＦＥＴを安定な抵抗
として用いることができる。
るには、該抵抗素子に高い均一性・制御性が必要とされ
るが、上述したようなＦＥＴの線型領域を動作領域とし
て用いると、該ＦＥＴのしきい値電圧などのばらつきに
対しても安定した電流特性をうることができるため、か
かるドレイン−ゲート間を短絡したＦＥＴを安定な抵抗
として用いることができる。
また上述したように、負荷素子としてのＦＥＴにＧａＡ
ｓ −ＭＥＳ −ＦＥＴやＨＥＭＴなどを用いた場合
、そのゲートにショットキー接合が用いられているため
、ゲート−ソース間の電圧が例えば０．８Ｖを超えるよ
うになると、ゲート−ソース電流（ショットキーゲート
を流れる電流）が過大になるため、上記第２図に示され
る回路（正側の電源電圧ＯＶ１負側の電源電圧ＶＥＥを
一２Ｖとする）では、該ショットキーゲートを流れる電
流が過大にならないよう、各ＦＥＴ（抵抗素子）の両端
にかかる電圧が例えば０．６Ｖ程度となるように４個の
ＦＩＥＴ Ｏ２乃至Ｏ５が直列接続される。
ｓ −ＭＥＳ −ＦＥＴやＨＥＭＴなどを用いた場合
、そのゲートにショットキー接合が用いられているため
、ゲート−ソース間の電圧が例えば０．８Ｖを超えるよ
うになると、ゲート−ソース電流（ショットキーゲート
を流れる電流）が過大になるため、上記第２図に示され
る回路（正側の電源電圧ＯＶ１負側の電源電圧ＶＥＥを
一２Ｖとする）では、該ショットキーゲートを流れる電
流が過大にならないよう、各ＦＥＴ（抵抗素子）の両端
にかかる電圧が例えば０．６Ｖ程度となるように４個の
ＦＩＥＴ Ｏ２乃至Ｏ５が直列接続される。
すなわち本発明では第６図に示される電流電圧特性のう
ち、Ｖｎｓ （各抵抗素子のドレイン−ソース間電圧）
が約０．８Ｖ以下となる領域が使用されることになる。
ち、Ｖｎｓ （各抵抗素子のドレイン−ソース間電圧）
が約０．８Ｖ以下となる領域が使用されることになる。
このようにして、該第２図に示される実施例では、ロウ
レベル側の出力電圧Ｖ。Ｕ、は’６Ｗ＋＋Ｗ２ 乃至Ｑ４の抵抗値、Ｗ２は該ＦＢＴ Ｏ５の抵抗値であ
って、該抵抗値はＦＥＴ０サイズなどにより調整される
。
レベル側の出力電圧Ｖ。Ｕ、は’６Ｗ＋＋Ｗ２ 乃至Ｑ４の抵抗値、Ｗ２は該ＦＢＴ Ｏ５の抵抗値であ
って、該抵抗値はＦＥＴ０サイズなどにより調整される
。
第３図は、本発明の更に他の実施例としてのレベル制御
回路を示すもので、上記第２図の実施例では、上記した
定電流特性を有する（ゲート−ソース間を短絡した）デ
ィプリーション型Ｆｌｌ：Ｔ Ｑｌと並列に、上記抵抗
素子としての（ドレイン−ゲート間を短絡した）ディプ
リーション型ＦＥＴ Ｏ２乃至Ｏ５が接続されているが
、該第３図に示される実施例のように、論理ゲートすな
わちＦＢＴ Ｏ５の負荷素子として該ＦＥＴ Ｑｌを用
いずに、抵抗素子としてのＦＥＴ Ｏ２乃至Ｏ５のみを
用いてもよい。なお第２図に示される実施例のように、
上記定電流特性（飽和特性）を有するＦＥＴ Ｑｌを設
けることにより、電流の切れをよくし、論理レベルの切
換えをよりシャープに行うことができる。
回路を示すもので、上記第２図の実施例では、上記した
定電流特性を有する（ゲート−ソース間を短絡した）デ
ィプリーション型Ｆｌｌ：Ｔ Ｑｌと並列に、上記抵抗
素子としての（ドレイン−ゲート間を短絡した）ディプ
リーション型ＦＥＴ Ｏ２乃至Ｏ５が接続されているが
、該第３図に示される実施例のように、論理ゲートすな
わちＦＢＴ Ｏ５の負荷素子として該ＦＥＴ Ｑｌを用
いずに、抵抗素子としてのＦＥＴ Ｏ２乃至Ｏ５のみを
用いてもよい。なお第２図に示される実施例のように、
上記定電流特性（飽和特性）を有するＦＥＴ Ｑｌを設
けることにより、電流の切れをよくし、論理レベルの切
換えをよりシャープに行うことができる。
第４図は、第２図の回路をＥＣＬレベルへの制御回路に
使用した例（すなわちＤＣＦＬ回路からＥＣＬレベルの
出力を出すためのＩＣ用出力回路）を示すもので、該第
２図に示される出力端子（ＦＥＴ Ｑ４とＱ５との接続
点）には、電流駆動用のエンハンスメント型ＦＥＴ Ｑ
７のゲートが接続され、その出力側（ソース側）にはタ
ーミネーション抵抗Ｒ０とＥＣＬ回路が接続される。こ
の場合、該エンハンスメント型ＦＢＴロアのゲートに印
加される電圧（上記ＦＢＴ Ｑ４およびＱ５の接続点か
らとり出される電圧）は、ハイレベル側（ＦＢＴ Ｏ，
６がオフ状態）がほぼグラウンド電圧であり、ロウレベ
ル側（ＦＥＴ Ｑ６がオン状態）は例えば−１，６Ｖ（
ＶＥＥより０．４Ｖだけレベルシフト）に設定される。
使用した例（すなわちＤＣＦＬ回路からＥＣＬレベルの
出力を出すためのＩＣ用出力回路）を示すもので、該第
２図に示される出力端子（ＦＥＴ Ｑ４とＱ５との接続
点）には、電流駆動用のエンハンスメント型ＦＥＴ Ｑ
７のゲートが接続され、その出力側（ソース側）にはタ
ーミネーション抵抗Ｒ０とＥＣＬ回路が接続される。こ
の場合、該エンハンスメント型ＦＢＴロアのゲートに印
加される電圧（上記ＦＢＴ Ｑ４およびＱ５の接続点か
らとり出される電圧）は、ハイレベル側（ＦＢＴ Ｏ，
６がオフ状態）がほぼグラウンド電圧であり、ロウレベ
ル側（ＦＥＴ Ｑ６がオン状態）は例えば−１，６Ｖ（
ＶＥＥより０．４Ｖだけレベルシフト）に設定される。
これにより該エンハンスメント型ＦＥＴ Ｑ７の導通状
態が制御され、該ＦＥＴ Ｑ７の出力側（ソース側）か
らターミネーション抵抗Ｒ１を通して流れる電流により
、該ＥＣＬ回路に供給されるハイレベル側の電圧Ｖ。１
．は約−０，８Ｖ、ロウレベル側の電圧Ｖ。Ｕ７は約−
Ｌ ８ Ｖとされ、所定のレベル変換が行われる。
態が制御され、該ＦＥＴ Ｑ７の出力側（ソース側）か
らターミネーション抵抗Ｒ１を通して流れる電流により
、該ＥＣＬ回路に供給されるハイレベル側の電圧Ｖ。１
．は約−０，８Ｖ、ロウレベル側の電圧Ｖ。Ｕ７は約−
Ｌ ８ Ｖとされ、所定のレベル変換が行われる。
第７図は、上記第５図に示される従来回路の伝達特性（
ＶＩｎに対するＶ。ｕ７の特性）を示し、−方策８図は
、上記第４図に示される本発明によるレベル制御回路（
ＤＣＦＬ回路からＥＣＬ回路へのレベル変換回路）の伝
達特性を示している。該第７図に示されるように、上記
第５図に示される従来のインバータ回路においては、そ
の論理しきい値が、該負荷素子としてのディプリーショ
ン型ＦＥＴのしきい値電圧Ｖｔｈの変動（例えば−３０
０ｍＶから一８００ｍＶまでの変動）に応じて大きくば
らつくのに対し、第４図に示されるような本発明の回路
においては、上記第８図に示されるようにその論理シキ
いｔ（Ｖａｕｒがハイレベルからロウレベルに切換る際
のＶｌｎの値）が、該Ｖｔｈの変動に拘らずほぼ一定と
なり、安定した動作を行うことができる。
ＶＩｎに対するＶ。ｕ７の特性）を示し、−方策８図は
、上記第４図に示される本発明によるレベル制御回路（
ＤＣＦＬ回路からＥＣＬ回路へのレベル変換回路）の伝
達特性を示している。該第７図に示されるように、上記
第５図に示される従来のインバータ回路においては、そ
の論理しきい値が、該負荷素子としてのディプリーショ
ン型ＦＥＴのしきい値電圧Ｖｔｈの変動（例えば−３０
０ｍＶから一８００ｍＶまでの変動）に応じて大きくば
らつくのに対し、第４図に示されるような本発明の回路
においては、上記第８図に示されるようにその論理シキ
いｔ（Ｖａｕｒがハイレベルからロウレベルに切換る際
のＶｌｎの値）が、該Ｖｔｈの変動に拘らずほぼ一定と
なり、安定した動作を行うことができる。
本発明によれば、特にロウレベル側のレベルシフト量の
ばらつきをなくすことができ、所定量だけレベルシフト
された安定したロウレベル出力をうろことができる。
ばらつきをなくすことができ、所定量だけレベルシフト
された安定したロウレベル出力をうろことができる。
第１図は、本発明の１実施例としてのレベル制御回路を
示す図、 第２図は、本発明の他の実施例としてのレベル制御回路
を示す図、 第３図は、本発明の更に他の実施例としてのレベル制御
回路を示す図、 第４図は、第２図の回路をＥＣＬレベルへの制御回路に
使用した例を示す図、 第５図は、従来技術としてのレベル制御回路を例示する
図、 第６図は、第２図乃至第４図の回路に用いられる負荷素
子としてのディプリーション型ＦＥＴの電流電圧特性を
示す図、 第７図は、第５図の回路の伝達特性が負荷素子のしきい
値電圧に依存する状態を示す図、第８図は、第４図の回
路の伝達特性が負荷素子のしきい値電圧に依存する状態
を示す図である。 （符号の説明） Ｑ１〜Ｑ５・・・ディプリーション型ＦＥＴ。 Ｑ６〜Ｑ７・・・エンハンスメント型Ｆ Ｅ Ｔ 。
示す図、 第２図は、本発明の他の実施例としてのレベル制御回路
を示す図、 第３図は、本発明の更に他の実施例としてのレベル制御
回路を示す図、 第４図は、第２図の回路をＥＣＬレベルへの制御回路に
使用した例を示す図、 第５図は、従来技術としてのレベル制御回路を例示する
図、 第６図は、第２図乃至第４図の回路に用いられる負荷素
子としてのディプリーション型ＦＥＴの電流電圧特性を
示す図、 第７図は、第５図の回路の伝達特性が負荷素子のしきい
値電圧に依存する状態を示す図、第８図は、第４図の回
路の伝達特性が負荷素子のしきい値電圧に依存する状態
を示す図である。 （符号の説明） Ｑ１〜Ｑ５・・・ディプリーション型ＦＥＴ。 Ｑ６〜Ｑ７・・・エンハンスメント型Ｆ Ｅ Ｔ 。
Claims (1)
- 【特許請求の範囲】 １、論理ゲートの出力部と電源間に抵抗素子を接続し、
その途中からレベルシフトした出力をとり出すことを特
徴とする論理レベル制御回路。 ２、該抵抗素子として、ドレイン−ゲート間を短絡した
ディプリーション型ＦＥＴを電源電圧に応じて複数個直
列に接続し、その所定の接続点からレベルシフトした出
力をとり出すようにした、請求項１に記載の論理レベル
制御回路。 ３、該抵抗素子と並列にゲート−ソース間を短絡したデ
ィプリーション型ＦＥＴを接続した、請求項１に記載の
論理レベル制御回路。 ４、該複数個直列に接続されたディプリーション型ＦＥ
Ｔと並列にゲート−ソース間を短絡したディプリーショ
ン型ＦＥＴを接続した、請求項２に記載の論理レベル制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025580A JPH01202023A (ja) | 1988-02-08 | 1988-02-08 | 論理レベル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025580A JPH01202023A (ja) | 1988-02-08 | 1988-02-08 | 論理レベル制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202023A true JPH01202023A (ja) | 1989-08-15 |
Family
ID=12169858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025580A Pending JPH01202023A (ja) | 1988-02-08 | 1988-02-08 | 論理レベル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012023912A (ja) * | 2010-07-16 | 2012-02-02 | Ricoh Co Ltd | 電圧クランプ回路およびこれを用いた集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5151251A (ja) * | 1974-10-31 | 1976-05-06 | Fujitsu Ltd | |
| JPS5467363A (en) * | 1977-11-08 | 1979-05-30 | Sharp Corp | C-mos circuit of high voltage operation |
| JPS58150330A (ja) * | 1982-03-02 | 1983-09-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS58188935A (ja) * | 1982-04-28 | 1983-11-04 | Hitachi Ltd | 半導体論理回路 |
-
1988
- 1988-02-08 JP JP63025580A patent/JPH01202023A/ja active Pending
Patent Citations (4)
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|---|---|---|---|---|
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