JPH01202793A - マトリクス表示装置 - Google Patents

マトリクス表示装置

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JPH01202793A JP63326379A JP32637988A JPH01202793A JP H01202793 A JPH01202793 A JP H01202793A JP 63326379 A JP63326379 A JP 63326379A JP 32637988 A JP32637988 A JP 32637988A JP H01202793 A JPH01202793 A JP H01202793A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は薄膜アクティブマトリクス装置およびこの装置
のアドレス回路に関するものであり、特に表示装置とし
て使用し得るマトリクス装置に関するものである。
薄膜アクティブマトリクス装置は多（の目的に使用する
ことができる。−数的な用途の一つは表示装置である。
この用途では、この装置は電気光学材料の薄い層または
膜の両側面上に配置された電極から成る行列配置の複数
個の表示素子と、これら電極に供給されるスイッチング
信号に応答してこれら表示素子へのデータ信号の供給を
制御するスイッチング手段とを具えている。この種の表
示装置は液晶や電気泳動懸濁液のような電気光学材料の
層を用いて英数字およびビデオ情報を表示するのに好適
であり、例えばｒＰＩＥＥＢＪ　　１９８１年１１月、
ｐｐ　１５６６−１５７９のレクナー等の論文を参照さ
れたい。
この種の液晶マトリクス表示装置の既知の実施例では、
表示素子を行および列のマトリクスに配置し、これら表
示素子を活性層の一方の主表面上の各別の画素電極と、
活性層の反対側の主表面上の共通電極の対向部分とで構
成している。トランジスタ、例えば薄膜トランジスタ（
ＴＦＴ）の形態のスイッチング手段を各別の表示素子の
画素電極と隣接して位置させ、そのドレイン電極を画素
電極に接続する。同一の列の全てのトランジスタのソー
ス電極をデータ信号が供給される１組の列導体のうちの
１つに接続し、同一の行の全てのトランジスタのゲート
電極をスイッチング（ゲート）信号が供給される１組の
行導体のうちの１つに接続してその行の全トランジスタ
がスイッチされるようにする。この装置は行導体を一時
に一本づつ順次走査して各行の全てのトランジスタをタ
ーンオンさせると共に、これに同期して列導体にデータ
信号を供給することにより駆動して表示画像を発生させ
る。トランジスタがオンのとき、データ信号が関連する
画素電極に供給されて表示素子を充電する。各表示素子
（ＬＣＤ）または画素は電気的にコンデンサに等価であ
るものと考えられる。スイッチング電圧の終了時にトラ
ンジスタがターンオフすると、電荷が関連する表示素子
に、走査信号によりこれら表示素子が再び（非飛越し走
査の場合には次のフィールド周期において）アドレスさ
れるまで蓄積される。
このタイプの表示装置は公知である。斯かるアクティブ
マトリクスアドレス液晶表示装置は代表的には２００．
０００以上の表示素子から成り、ＴＶ画像を表示するこ
とができる。表示画像の解像度は画像を構成する画素数
により決まる。通常のＴＶ受信機の解像度を達成するた
めに画素数を例えば４８０×６４０マトリクス（３０７
，２００画素）に増大させる傾向にある。大面積の表示
装置に対しては画素の駆動に用いるトランジスタは透明
基板（ガラスまたは石英）上に堆積した薄膜トランジス
タ（ＴＦＴ）　　とするのが普通である。表示面積がだ
んだん大きくなるにつれて必要とされる表示素子の数お
よび従ってスイッチング素子の数も増大してきている。
このような高解像度表示装置を製造する際の大きな問題
は、アドレス回路と画素のＴＦＴ　　ドライバとの間に
必要とされる接続の数にある。例えばアクティブマトリ
クスが投写形テレビジョン（ＰＴＶ）用に代表的な３０
ｍ　Ｘ　４　ｃｍの矩形であるものとする。
４８０行×６４０列を用いるマトリクスはアドレス回路
への接続点を１１２０個必要とする。現在の技術状態で
はこんなに多数の接続点を３重４ｃｍ２の矩形マトリク
スの周縁に設けることは１マトリクスに必要とされる基
板面積を大きくしないでは不可能であり、従ってコスト
が著しく増大する。
この種の大面積表示装置を製造する際の他の大きな問題
は歩留りにある。例えば透明基板上に関連する行および
列導体と一緒に堆積されたＴＦＴを用いる場合、数個の
欠陥ＴＦＴまたは１つの導体破断が装置を不良品にして
しまう。欠陥の性質に応じて、１個の欠陥ＴＦＴでも１
つの完全な行および１つの完全な列の表示素子が使用不
可能になることもある。この問題を克服する試みとして
種々の冗長回路が提案されている。ｒＪａｐａｎ　Ｄｉ
ｓｐｌａｙｓ　’８６Ｊ　　ｐｐ　２０４〜２０７にお
いて竹田等は１画素ごとに１個の追加のＴＦＴを設けて
１画素につき２個のＴＦＴとし、これらＴＦＴを隣接す
る走査ラインにより制御または駆動することを提案して
いる。追加のゲートまたはソースラインは必要としない
。その変形例として１画素につき３個のＴＦＴとし、こ
の場合には第３ＴＦＴにより垂直方向に隣接する画素を
相互接続することが記載されている。
ｒｓＩＤ　８７　Ｄｉｇｅｓｔ　Ｊ　　ｐｐ　７９−８
１において高橋等はライン欠陥に注目し、１ラインごと
にデータ人力ルートを２重にすることを提案している。
換言すれば、各画素を別個のＴＦＴを介して２個の行導
体に接続し、各導体を両側から駆動することを提案して
いる。二重ラインまたは冗長ラインはｒｌＢＥＢ−ＴＣ
ＥＪ　　１９８５年２月、ｐｐ、　３９−４３に山野等
も開示しているが、これは各画素ごとに追加のＴＦＴを
設けるのか否か明らかでない。
これまでに提案されているライン欠陥を補正するための
冗長回路では、２重または冗長ラインを設け、場合によ
っては各画素ごとに冗長ラインを各画素に接続する追加
のＴＦＴを必要とする。また、導体ラインを両側から同
じ信号で駆動することも提案している。
先に述べたように、別の問題はアクティブＬＣＤ表示素
子とアドレス回路との間に必要とされる接続の数にある
。これは特に投写形システムに対しては満足させるのが
難しい要件であり、その理由は投写形システムのアクテ
ィブＬＣＤ表示装置ではコスト上の理由から多数の所要
の接続を収納するのに小さな幅の狭い領域が残されるだ
けであるためである。ｒｓＩＤ　８６　Ｄｉｇｅｓｔ」
の第２８１〜２８４頁においてマルムベルグ等がＬＣＤ
素子用の画素ドライバの製造に使用されるのと同一の技
術を用いて表示基板上に走査電子回路を集積することを
提案しており、更に個々の画素を選択するアクティブデ
イスプレィに使用されているのと同一のマトリクス構成
に基づくコミュテータまたはスイッチ構成を用いて接続
数を低減することを提案している。
このマルムベルグの提案では、（１９２Ｘ　１２８マト
リクスに対して）行ラインを各８ラインの１６個のセク
ションに分割する。しかし、ＴＶ表示装置として使用す
るための動作については記載がなく、またこの刊行物の
第７図に示されているようにデータを供給すると共に信
号を選択するために外部ＩＣを必要とする。
この従来の提案は、全ての選択されてない行ラインに対
してオフ状態をＴＶライン時間ごとに設定して、選択さ
れてない行の行コンデンサがフレーム時間中に十分な電
荷を徐々に形成してＴＶ表示用の人力ビデオ情報を１ラ
イン時間以上に亘って表示することがないようにする必
要があることを認識していない。他の欠点は、コミュテ
ータに対し提案されたスイッチ構成は効率の良い冗長回
路（列に対し）を組み込むのを不可能もしくは困難にす
る点にある。
本発明の目的はＴＶ表示用の改善された薄膜マトリクス
装置を提供することにある。
本発明の他の目的は薄膜アクティブマトリクス装置用の
アドレス回路の集積化を増大することにある。
本発明の更に他の目的はライン破断に対し保護する新規
な冗長回路を提供することにある。
本発明の更に他の目的はビデオ情報のスプリアス表示を
避けるようにした薄膜アクティブマトリクス装置を提供
することにある。
これらの目的は、後から明らかとなるように、以下に述
べる特徴を有する本発明による新規な薄膜アクティブマ
トリクス装置により達成される。
本発明の１つの特徴はライン欠陥を補正する冗長回路に
あり、この回路は追加の行または列ラインを必要とせず
、各行または各列に１個の追加のＴＦＴを必要とするだ
けである。これがため、必要とされるスペースおよび複
雑度の著しい低減が比較的少数の追加の素子を必要とす
るだけで達成される。この特徴は２個のＴＦＴの入力端
子を相互接続し、それらの出力端子をマトリクスの片側
から２個の隣接する行または列に接続し、マトリクスの
反対側でも２個のＴＦＴを次の２個の隣接する行または
列に対し同様に接続することにある。
本発明の他の特徴はマ）　ＩＪクス構成を用いたアドレ
ス回路にあり、この回路ではアドレスドライバを各セク
ション内の隣接する導体に接続し、（全てのゲートの代
わりに）全てのソースを相互接続する。この構成は上述
した新規な冗長回路をパネルに組み込むことができる（
マルムベルグの構成では不可能）。
本発明の他の特徴は選択されてない各ラインを各ＴＶラ
イン時間の一部分中に正確にオフ状態に設定する新規な
回路を提供することにある。これは、水平および垂直帰
線パルスを人力する組合せ論理回路を用いて１つの行ラ
インまたは２つの行ライン（新規な冗長回路を用いる場
合）を選択すると共に全ての行ラインをオフ状態に設定
する回路により達成される。
本発明の更に他の特徴はアドレス回路に加えて選択回路
も基板上に集積することにあり、これによりいくつかの
外部ＩＣの使用を除去し、基板への接続の数を更に減少
させてＴＶ用の斯かる表示装置の製造の歩留りを更に増
大することができる。
本発明の更に他の特徴は前処理されたビデオ信号の捕捉
時間を追加のメモリを必要とすることなく増大させた列
駆動回路にある。
アクティブトランジスタ　（画素トランジスタ、アドレ
スおよび選択ドライバトランジスタ）は、代表的にはガ
ラスのような透明基板上に、例えばアモルファスシリコ
ンまたはポリシリコン技術ヲ用いてＴＦＴとして形成す
る。ＩＩ−ＶＩ化合物半導体を用いることもできるが、
ポリシリコンＴＦＴの方が好適であり、これは投写形Ｔ
Ｖ用に要求される小サイズではポリシリコンＴＦＴの方
が高い移動度と低い感光性を示すためである。
図面につき本発明を説明する。
本発明の第１の特徴によればアドレス回路を行／列マト
リクス回路で構成し、第１アドレスマトリクスの各行を
アクティブ画素マトリクスのそれぞれの行に接続し、第
２アドレスマトリクス回路の各列をアクティブ画素マト
リクスのそれぞれの列に接続する。この構成によれば、
ＴＶ用の４８０×６４０アドレスマトリクスに対する接
続点の総数が１１２０から１桁小さい値に減少する。そ
の結果得られた少数の接続点は現在の技術を用いて共通
の基板上に設けることができる。更に、薄膜回路を用い
てアドレスマトリクスの制御信号を実現することにより
接続点の数を更に減少させることができる。
第１図は前述したレクナー等の論文に開示されているＴ
Ｖ画像表示用に好適なマトリクス表示装置を示し、この
装置は各行にｎ個の表示素子１２（１〜ｎ）が水平に配
置されたｍ個の行（１〜ｍ）から成るアドレスマトリク
ス液晶表示パネル１０を具えている。
図を簡単とするために図には数個の表示素子しか示して
いない。実際にはこのマトリクスアレー内の表示素子の
総数（ｍＸｎ）は２００．０００以上、例えば４８０　
Ｘ６４０マトリクスに対しては３０７．２００の表示素
子または画素にすることができる。
各表示素子１２はこの素子へのデータ信号電圧の供給を
制御するスイッチング素子１１と関連する。
各行の全表示素子１２と関連するスイッチング素子１１
は点２２でこれらスイッチング信号が接続された共通の
行導体１４により制御され、この導体にはスイッチング
信号か供給される。各列の全表示素子と関連するスイッ
チング素子１１はデータ信号電圧が供給される共通の列
導体１５に点２３で接続される。
これがため、ｍ個の行導体１４とｎ個の列導体１５が存
在し、これら２組の導体は互いに直交する。
スイッンチング素子１１の出力端子は装置の基板の表面
上に導体１４および１５およびスイッチング素子１１と
一緒に設けられた関連する表示素子の電極１６に接続さ
れる。全ての表示素子に共通の対向電極１７は前記基板
の反対側表面上または前記基板表面に対向して間に例え
ばＴＮ液晶材料を介挿して平行に配置された別の基板上
に設けられる。この１つの基板または互いに対向する基
板（ガラス板とし得る）には慣例の如く偏向子層と検光
子層が設けられる。液晶材料が表示素子の両端間に印加
される電圧に応じて表示素子を透過する光を変調する。
即ち、各表示素子は一方の基板上のスイッチング素子と
関連する各別の画素電極と他方の基板上の共通電極の対
向部分と、その間の液晶材料とで形成され、各表示素子
の電極間に印加れさる駆動電圧に従ってパネルの光透過
を制御する。この装置は、行導体１４をスイッチング信
号で順次走査して各行の全スイッチング素子をターンオ
ンさせる共にスイッチング信号と同期してデータ信号を
各行の全表示素子の列導体に供給して１行づつ順次駆動
して完全な表示画像を発生する。ＴＶ表示の場合には、
これらのデータ信号はビデオ情報信号であり、各行の表
示素子にはＩＴＶラインに対応するビデオ情報信号が供
給される。行順次アドレッシングを用いると、アドレス
された行の各スイッチング素子１１が例えばアクティブ
ライン時間（ＴＬ）に亘すスイッチオンされ、この間に
ビデオ情報信号が列導体１５からその行の表示素子１２
に転送される。行アドレッシングおよびスイッチング信
号の終了後、その行のスイッチング素子はターンオフし
、その行の表示素子が導体１５から切り離され、供給さ
れた電荷がこれらの表示素子に蓄積される。
これらの表示素子は、それらのスイッチング素子が再び
（非飛越し走査の場合には次のフィールド周期において
）アドレスされるまで、供給されたデータ信号により駆
動されたままになる。このことはデータ蓄積時間がフィ
ールド時間に等しいことを意味する。
行導体は規則正しいタイミングパルスが供給される制御
回路２０によりスイッチング信号でアドレスされる。ビ
デオ情報（データ）信号は制御回路２１から列導体１５
に供給される。回路２１にはビデオ信号とタイミングパ
ルスが行走査と同期して供給され、パネル１０の行順次
アドレスに対応する直列−並列変換を行う。パネル１０
の制御回路からの１ミリメートル当りの接続数を低減す
るために、奇数行と偶数行および奇数列と偶数列をパネ
ルの両側から駆動するのが普通である。
本発明の１つの特徴は、ブロック２０および２１のアド
レス回路をＬＣＤマトリクスのＴＦＴ画素ドライバ１１
の製造に用いられるのと同一のＴＦＴ技術を用いて形成
することにある。本発明のこの特徴においては、ＴＦＴ
技術をパネルの境界部、即ちアクティブ表示区域の外側
部分にまで適用してブロック２０、２１のアドレス回路
を同時に形成する。更に、行／列マトリクス構成をアド
レス回路に用いてこれをパネルの行／列マトリクス構成
に類似させ、必要とされる接続数を小面積のアドレスマ
トリクスアレー上に追加の製造工程を必要とすることな
く好都合に製造し得るレベルまで減少させる。これを第
２図に示す。第２図には、アドレスマトリクス２０．２
１を表示パネル１０の周縁に沿って基板上に均一に分布
させて過大な基板面積を必要としないようにし得ると共
に必要とされる接続数を最少にする目的を達成し得るこ
とも線図的に示している。
第２図はダブルマトリクスアドレッシングを用いるアク
ティブ（ＬＣＤ）マトリクス１０を示す。奇数列と偶数
列および奇数行と偶数行をアクティブマトリクスの両側
から駆動するアドレス方法が好適である。ここで説明す
る実施例では、４８０　Ｘ６４０アクテイブマトリクス
を用いるが、本発明はこれに限定されないこと勿論であ
る。第２図において３２０の奇数列は上からアドレスさ
れ、３２０の偶１例は下からアドレスされる。同様に、
２４０の奇数行は左からアドレスされ、２４０の偶数行
は右からアドレスされる。奇数列および偶数列は各々２
０列を制御する１６個のセクションを有する（１６　Ｘ
２０）アドレスマトリクスで駆動される。これがため、
このマトリクスは２０個の共通の列入力信号ラインｖｏ
（１）＝−Ｖ。（２０）およびＶ＠（１）−−−Ｖ、（
２０’）を必要とし、ここでＶはビデオ信号入力を意味
し、脚符ＩＩ　Ｏｌｌは奇数を、ＩＩｅ″′は偶数を意
味する。各列入力信号ラインは各セクションの対応する
列に接続する。動作状態において、原入力ビデオ信号は
液晶パネルを駆動するのに好適な信号ｖ　（ＬＣ）に変
換する必要がある。変換されたビデオ信号を、副入力信
号ラインＶ。（１）−−−Ｖ、　（２０）およびＶ、　
（１）−−−Ｖ。
（２０）に供給されたとき列導体１５に正しいビデオ信
号が与えられるように４０個づつのサンプル信号に分割
する。これは既知のプリプロセッサ４０、例えば２個の
１×２０ビデオマルチプレクサ（基板外ＩＣ）により達
成される。このプリプロセッサは第３ａ図に示すような
読取／書込機能を具えた既知のサンプルホールド回路の
ような２個の４０−セルアナログメモリ　（基板外ｆｃ
）　とすることができる。ＴＶライン信号ｖ　（ＬＣ）
を４０の順次の時間間隔で捕捉およびサンプリングし、
そのサンプルを４０−セルメモ！ＪＳＨＩＢ　に蓄積す
る。本例ではこの処理は４０Ｘ４０ｎｓ＝１．６μｓを
要する。次いでこのＴＶライン信号が次の４０の時間間
隔で捕捉およびサンプリングされ他方の４０−セルメモ
’ＪＳＨＩＡに蓄積される間にメモリＳＨＩ　Ｂの内容
がスイッチ９５によりラインＶ。
（１）−−−Ｖ。（２０）およびＶ、　（１）−−−Ｖ
、　（２０）に接続される。第３（ａ）、　３（ｂ）お
よび３（ｃ）図において、記号パビデオ→Ａ”は既知の
サンプルホールド回路の信号捕捉時間を表わし、記号１
１Ａ→パネル″はサンプルされた信号がＬＣＤパネルに
転送される時間を表わし、ＡおよびＢはサンプルホール
ド回路を表わす。２個の４０−セルメモリを具えたプリ
プロセッサは第３（ａ）図に示すように小さな信号捕捉
時間（４０ｎＳ）を必要とする。これは、第３（ｂ）図
に示すように３個の４０−セルメモリを用い、各４０−
セルメモリを順に捕捉モード、捕捉／サンプルホールド
モードおよびホールドモードにすると共にこれら３個の
メモリのモードを常に相違させることにより避けること
ができる。もっと有効な回路を第３（Ｃ）図に示してあ
り、この場合には追加のメモリを必要としない。第３（
Ｃ）図の例の論理的タイミング図から明らかなように、
サンプルホールドのための信号捕捉時間をサンプルホー
ルド回路をパネルに接続する時間を減少させて増大させ
である。
この新規な手段により十分に高速で安価な基板外ＩＣを
用いて所要のビデオ多重処理を達成することができる。
各サンプルホールドのための信号捕捉時間はパネルへの
信号供給に使用し得る時間を少し減少させることにより
著しく増大される点に注意されたい。例えばパネルへの
信号供給時間を１．６μｓから１．４　μｓへと減少さ
せると、５ＨＩＡ（１）および５ＨＩ１１（１）に対す
る信号捕捉時間は約６倍（４０ｎｓから２４０ｎｓ）に
増大する。この場合、第３（ａ）および３（ｂ）図の例
と比較してスイッチ９５が無接続端子に位置するときに
パネルに信号が転送されないデッドタイムが存在すると
いう僅かな不利がある。この実施例を実現するのに必要
な回路は安価であり、当業者に公知である。プリプロセ
ッサが少なくとも６４０セルを有する２個のディジタル
ラインストアも含み、非飛越し走査を実現するのに好適
である場合、任意所望のパターンのビデオ信号をライン
記憶セルの適切なアドレッシングにより２〜３個の４０
−セルアナログまたはディジタルメモリを介して列選択
ラインに同時に出力させることができる。
プリプロセッサから列選択ラインＶ。（１）−Ｖ。
（２０）　オよびＶｅ　（１）−−−Ｖｅ　（２０）に
出力されるビデオ信号はアドレス回路により選択される
。第２図に示す例では、列選択ライン上の各セクション
に対する各組の信号の最大時間間隔はアクティブライン
時間ＴＬ÷列の数×入来ビデオ信号サンプルの数（順次
走査ＴＶ信号に対しては２６μｓ÷６４０列Ｘ４０＝１
．６μｓ）により決まる。図示の回路では各列選択ライ
ンＶを列ドライバ３０により列ラインに接続し、各セク
ションの列ドライバ３０のゲートを相互接続して制御入
力端子Ｃ３（１）　−−−Ｃ８（１６）およびＣｅ　（
１）−−−Ｃ，（１６）に接続する。信号シーケンスは
次の通りである。瞬時Ｔ１において、最初の４０個のビ
デオ信号がラインＶに現れ、Ｃｏ（ｔ）およびＣｅ　（
１）がターンオンされ、Ｃｏ　（２）　−−−ｃｏ　（
１６）およびＣｅ　（２）−−−Ｃ，（１６）は１．６
　μｓの間オフのままになり、この組のビデオ信号がマ
トリクスに転送される。瞬時Ｔ２において、次の４０個
のビデオ信号がラインＶに現れ、Ｃｏ（２＞およびＣｅ
　（２）がターンオンされ（他の制御ラインはオフのま
ま）、この組のビデオ信号がマトリクスへ転送される。
２６μｓの柊了時にマ）　ＩＪクスの１ラインを駆動し
終わる。
この構成では列１〜４０がセクション１に割当てられ、
列４１〜８０がセクション２に割当てられ、以下同様で
ある。
第３（ａ）および第３ら）図に示すビデオマルチプレク
サを使用する場合に必要とされる進行する“１”信号Ｃ
ｏ　（１）　−−−ｃｏ　（１６）およびＣｅ　（１）
−−−Ｃｅ　（１６）は第１０図に示してあり、後に詳
述する。本例ではこれら信号のパルス持続時間は１．６
μｓであり、このパルス列はアクティブラインの開始時
に開始する。これらの信号は、ｈの正方向エツジで開始
され１．６　μｓの時間間隔でクロックされる１６ビツ
トシフトレジスタから成るセクションスキャナにより発
生させることができる。第３（Ｃ）図に示すビデオマル
チプレクサの場合には制御信号Ｃ３（１）−−−Ｃ，（
１６）およびＣｅ　（１）−−−Ｃｅ　（１６）をビデ
オ信号を使用し得ない時間間隔（デッドタイム）中ゲー
トする必要がある。基板への接続の数を更に低減するに
はこのセクションスキャナを同一の薄膜技術を用いて基
板上に集積することができる。この点については行ドラ
イバに必要とされる回路を説明するときに詳細に述べる
。
ビデオ信号の画素への実際の供給は２つの方法、即ち最
初に１ラインの信号を２６μｓのアクティブライン期間
中に中間列コンデンサにロードし、次いで６μｓの水平
帰線期間Ｔｆ中に列コンデンサの電荷を画素コンデンサ
にロードする方法（このことは行をこの６μｓの期間中
に選択することを意味する）、或いは１ラインの信号を
２μｓの几期間中に画素に直接供給する方法（このこと
は行をこのＴＬ期間中に選択することを意味する）で行
うことができる。両方法とも本発明の範囲に含まれるが
、アクティブライン時間中に中間列コンデンサをロード
し、次いで帰線中に画素をロードする２ステツプ方法の
方が３０７．２００画素ＴＦＴに対する速度の要件が軽
減されるために好適である。
フェーズロックループ兼タイミング回路９０（第２図）
は入来ビデオ信号の水平および垂直同期パルスＨおよび
Ｖにロックされた一定周期（本例では４０ｎＳ）のクロ
ック信号を発生する。この回路はクロック信号（ＣＬＫ
）からＨｓｙｎｃおよびＶｓｙｎｃパルスも取り出す。
行に対するアドレスマトリクス回路も同様であり、ｍ＝
４８０行を例えば各１５行の１６個のセクションに分割
し、各々をマトリクスの両側から駆動する。
本例では、各セクション内の対応する行を個々のトラン
ジスタ３２を介して行ドライバライン５０（１）−−−
３，（１６）およびＳｅ　（１）−−−Ｓｅ　（１６）
　ｉ、：接続し、各セクション内のトランジスタ３２の
ゲートを制御ラインｇ。（１）−−−ｇ。（１５）およ
びｇ、（１）−−−ｇ＠（１５）に接続する。順次走査
の場合には行１はｇ。り１）およびＳ。（１）をターン
オンすることにより選択され、行２はｇｓ　（１）およ
びＳ。（１）をターンオンすることにより選択され、行
３はｇｏ　（２）およびＳ。（１）をターンオンするこ
とにより選択され、以下同様である。飛越し走査が必要
とされる場合には奇数行のフレームを最初に駆動し、次
いで偶数行のフレームを駆動することができること勿論
である。
アドレス回路２０．２１と表示マトリクス１０との間の
接続の総数は１３４に減少することがわかる。更に、ア
ドレス回路２０．２１のマトリクス構成はアクティブマ
トリクス１０に類似するため、これを行および列導体１
４．１５およびＴＦＴスイッチ１１の製造に使用される
のと同一の技術で基板上に容易に集積することができる
。
この数１３４はｍｘｎ表示マトリクスとｋｘβアドレス
マトリクスとの間の接続の理論的に最少の数に等しいか
近似する。ｋ＋Ａ’の最少値は奇数および偶数行導体の
片側アドレッシングの場合には２Ｆ「であり、奇数およ
び偶数行導体の両側アドレッシングの場合には２５万で
あり、奇数および偶数列導体の片側アドレッシングの場
合には２Ｆ　であり、奇数および偶数列導体の両側アド
レッシングの場合には２Ｆ刀である。図示の実施例では
ｍ＝４８０．　ｎ＝６４０．　ｋ　（列）　＝１６．　
　β（行）＝１５．　ｋ（列）＝１６．　１（行）＝２
０であり、図示の両側アドレッシングの場合には行に対
しては片側当りに＋ｌ；３１であり、列に対しては片側
当りｋ＋ｌ＝３６である。両側アドレッシングの場合の
行および列に対するそれぞれの最少数は３１および３６
である。これがため、この実施例に必要とされる接続の
総数はｋ　　（）−タル）＋Ｊｌ）−タル）＝　２　Ｘ
３１＋　２　Ｘ３６＝１３４になる。
列アドレスモードおよび行アドレスモードに必要なこと
は電圧値（電荷）をしばらくの間蓄積し得るようにする
ことである。各行および列ラインは固有のまたは寄生の
容量と関連し、この目的のためにこの容量を利用するこ
とができる。これで不十分な場合には、薄膜技術により
各ドライバトランジスタ３０．３２およびマトリクス１
０と大地との間に追加のコンデンサを容易に付加するこ
とができる。
ドライバトランジスタを異なる接続配置とし、それらの
ゲートの代わりにそれらのソースを各セクションの隣接
するドライバトランジスタに対して共通に接続すると、
歩留りを向上させるための新規な冗長方法を適用するの
に好適になる。
この構成（冗長回路部は除く）を第４図に示す。
この図には行ラインは示していない。この図には上およ
び下側に１６本の列選択ラインＣ（１）　−−−Ｃ（１
６）を示し、中央に２個の対応するセクションの交互配
置の列ライン１５を示し、左側にその前の２個の対応す
るセクションの２本の列ライン１５′を示し、右側に次
の２個の対応するセクションの２本の列ライン１５’を
示しである。本例では列選択ラインの各々を対応する列
ドライバトランジスタ３０のゲートに接続し、それらの
ドレインをそれぞれの列ライン１５に接続する。各セク
ションの全トランジスタ３０のソースを相互接続して上
側のセクションに対しては共通端子Ｖ。（ｋ）　に、下
側のセクションに対しては共通端子Ｖ。（ｋ）に接続す
る（ここでｋは１から２０まで変化する）。隣接するセ
クションにおいては列選択ラインを対応する列ドライバ
トランジスタ３０′および３０′のゲートに接続する。
このシステムおよび後述する冗長回路を適正に動作させ
るためには上側および下側の列選択ラインに供給する信
号を各セクションの１つのトランジスタ３０．３０’、
　３０’を順次ターンオンさせる０、８μＳの順次の制
御パルスとする。完全に図示しである２つのセクション
が列ライン３３−−−６４を含む第３および第４セクシ
ヨンであるものとすると、左側の２つのセクションは列
ライン１−３２を含み、右側の２つのセクションは列ラ
イン６５−９６を含む。
この場合、Ｃｏ（１）がオンのときく他の全てのＣｏ　
（２）　−−−ｃｏ　（１６）およびＣｅ　（１）−−
−Ｃｅ　（１６）はオフ）、ライン１．３３．６５．−
−−に対する列導体が駆動される。このとき第３セクシ
ヨンのビデオラインＶ。（ｋ）に供給されるビデオ信号
は３３番目のサンプルにする必要があり、右側の次のセ
クションのビデオラインＶ。（ｋ）　のビデオ信号は６
５番目のサンプルにする必要があり、以下同様である。
これはプリプロセッサを適当にプログラムすることによ
り容易に得られる。次の０．８μｓの間、Ｃ＠（１）が
オンしく他の全てのＣ，ＣＩ＞　−−−ｃ、　（１６）
およびＣｅ　（２）−−−Ｃｅ　（１６）はオフ）、こ
のとき全セクションのビデオラインＶ、　（ｋ）　　に
同時に供給されるビデオ信号は２番目、３４番目および
６６番目等のサンプルにする必要がある。その他の動作
は第２図のものと同一である。第４図には各列ラインと
関連する追加のおよび／または規制のコンデンサ３５も
数個だけ示しである。
本発明の他の特徴はアクティブマトリクスの行および列
電極の破断等を生じ得る装置の製造の歩留りを増大させ
るための冗長方法にある。これは各行または列のデータ
信号を隣の行または列にも供給する回路により各アクテ
ィブ行または列を両側からアドレスすることにより達成
される。このようにすると、行または列導体が製造上の
欠陥のために切断されている場合、切断された行または
列導体の残りの部分はその行または列の正しいデータを
受信しないがその前の行または列のデータを受信し、こ
のデータは正しいデータから僅かに相違するだけである
ため、発生するアーチファクトは観測者に殆ど知覚され
ない。
本発明の冗長方法を第５図を用いて数本の列ラインにつ
いて説明する。第５図にふいて第４図と対応する素子は
第４図と同一の符号で示しである。
第４図と第５図を比較すれば、１列ラインにつき１個の
追加のトランジスタ３７が付加されていることがわかる
。今、ラインβ３−ｍ−βＳについて考察するものとす
る。列ライン１３を主ドライバトランジスタ３０３　の
ドレインに接続し、そのゲートを補助トランジスタ３７
３のゲートと共通に接続し、この補助トランジスタのド
レインを列ラインβ４、即ち隣りの次の列ラインに接続
する。同様に、列ライン１４を下側から主トランジスタ
３０．で駆動し、その補助トランジスタ３７４のドレイ
ンを列ラインＩ！ｓに接続する。選択制御ラインＣがタ
ーンオンされると、関連する列ラインに接続された主ド
ライバのみならず、次の列ラインに接続された補助ドラ
イバもターンオンする。これがため、ビデオ信号がＶ　
（ｋ）　に供給されると、２本の隣接列ラインが同一の
信号を受信する。更に、各列ライン（各セクションの第
１列ラインは除く）が両側から駆動されることになる。
これがため、奇数番の列ラインに破断が生じた場合（各
セクションの第１列ラインは除＜）、このラインの破断
点より上のライン部分が正しいビデオ信号を表示し、破
断点より下のライン部分がその前の列のビデオ信号を表
示することになる。偶数番の列ラインに破断が生じた場
合、このラインの破断点より下のライン部分が正しいビ
デオ信号を表示し、破断点より上のライン部分がその前
の列のビデオ信号を表示することになる。この現在の列
と隣の列のビデオ情報の僅かな相違はユーザに殆ど知覚
し得ない。
第５図の冗長回路がない場合、奇数番列の破断点より下
の部分および偶数番列の破断点より上の部分の画素は駆
動されない。画素ラインの消失は僅かに相違して表示さ
れる画素ラインよりも著しく目だつ欠陥になる。破断が
ない場合、各列（列１゜３３、６５等は除く）は最初に
前の列のビデオ信号を受信し、次いでライン走査の次の
部分中、この僅かに相違するビデオ信号が正しいビデオ
信号によリオーバライトされ、この正しいビデオ信号が
フレーム期間に亘り蓄積される。これがため図示の冗長
回路は６４０の列のうち６２００列をライン欠陥および
ドライバトランジスタの開路故障から保護する。ドライ
バトランジスタの短絡故障に対しては、短絡トランジス
タをレーザ照射で開路し、このトランジスタの開路が上
述の冗長回路で保護されるようにする必要がある。これ
を行わないとライン欠陥が目に見えることになる。この
冗長回路は画素トランジスタ１１の欠陥を保護すること
はできない。
行アドレス回路は列アドレス回路と同様であり、第６図
にその２つの例を示す。行は各１５行の１６個のセクシ
ョンに分割し、行ドライバトランジスタ３２への接続の
ために同一のマトリクス技術を用いる。各行に対し必要
とされる蓄積コンデンサを最下位の行に対してのみ示し
であるが、全ての行に存在し、各行は自分自身の容量を
有している。１つのセクションの行のみを示しであるが
、他のセクションも同様である。各セクションの対応す
るドライバ３２を全てのセクションに共通の垂直方向に
延在する行選択ラインに接続する。第６（ｂ）図に示す
例では、各行選択ライン５（ｊ）をトランジスタ３２の
ソースにそれぞれ接続し、それらのドレインをこのセク
ションの１５個の行ラインにそれぞれ接続する。同一セ
クションの全てのトランジスタのゲートを相互接続して
端子ｇ（ｋ）に接続する。各セクションに１個づつ、１
６個の端子ｇ（ｋ）がある。
行は各セクションにおいて連続し、セクション１は行１
−−−１５を処理し、セクション２は行１６−−−３０
を処理し、以下同様である。
第６（ａ）図に示す変形例では、基本的に同一の構成を
有し、行選択ラインｇ　（１）　−−−ｇ　（１５）を
それぞれのドライド３２のゲートに接続し、各セクショ
ンの全てのドライバ３２のソースを相互接続して端子Ｓ
　（ｋ）に接続する（ここでｋは１から１６まで変化す
る）。
両側とも列に対し用いたのと同一の冗長回路を組み込む
ことができ、これを第７図に４行について示しである。
唯一の要件は、全てのドライバＴＦＴに対する制御信号
Ｓおよびｇを同一の行に接続された２個のドライバＴＦ
Ｔが同時に駆動されないように実現することにある。第
１行はｍ２ｔ−、、第２行はｍ２Ｌ、以下同様であるも
のとする。正規のまたは主行ドライバトランジスタを３
２で、補助トランジスタを４０で示す。主ドライバ３２
および補助ドライバ４０のソースを相互接続する。行の
多対に対する主ドライバ３２および補助ドライバ４０の
ゲートも相互接続するが、それらのドレインは隣接する
行に接続し、従って各行は両側から駆動されるようにす
る。素子１１および１２から成るアクティブ画素は各行
に接続された方形４１として示しである。
列ラインは図示してない。
動作は次の通りである。各行は端子Ｓ′（２β−１）お
よびｇ′（２β−１）　、Ｓ’（Ａ）およびｇ’（２ｊ
２）等にオンパルスを例えばアクティブライン時間Ｔ冒
ご亘り順次に供給することにより選択される。
あるいは、画素のローディングを水平帰線時間Ｔｆ中に
生じさせることもできる。いずれの場合にも、主トラン
ジスタ３２．がターンオンすると共に並列接続のために
補助トランジスタ４０□もターンオンする。このことは
入来ビデオラインが２つのラインｍ２．−、およびｍ２
Ｌの画素４１．、４１□にロードされることを意味する
。第２ライン時間中、トランジスタ３２□および４０３
がターンオンする。これにより次の入来ビデオラインが
行ｍ２およびｍ　２　Ｌ　＋　１の画素４１□、４１３
にロードされる。ライン破断がない場合、行ｍ２Ｌへの
この第２ラインのローディングがその前の（僅かに正し
くない）第１ラインの情報をオーバライドするため、ラ
インｍ２Ｌはこのとき正しいビデオ情報を表示する。ラ
インＴｎ２Ｌ＋１はこのラインが第３サイクルでオーバ
ライドされるまでラインｍ２Ｌのビデオ情報を表示し、
以下同様である。従って視聴者は本質的に正しい表示を
見ることになる。
ライン破断またはドライバトランジスタの開路故障に対
する冗長性は、次の行に対し補助トランジスタを設け、
そのソースおよびゲートに前の行の制御信号を受信させ
て２つの隣接ラインを同時にアドレスすることにより達
成される。ラインｍ２Ｌの位置４２に示すようなライン
破断またはドライバトランジスタの開路故障が生じた場
合、破断点より左側の画素４１□がラインｍ２Ｌ−、の
ビデオ情報を保持する。これは破断のためにこれら画素
は第２サイクルでオーバライドされないためである。破
断点の右側の画素４１□は正しいビデオ情報を保持する
。このような破断点の左側の画素が情報を全く保持しな
い代わりに高度に関連する前の行の情報を保持するので
、アーチファクトは視聴者に殆ど知覚されない。
画素に正しい電圧または電荷を保持させることは満足な
表示のために重要である。これは駆動されてない行に適
切な“オフ状態”電圧を存在させることに依存する。従
って、これは駆動されていない行のコンデンサ３９に適
切な゛′オフ状状態電電圧実現し維持させることに依存
する。
本発明の更に他の特徴は各ＴＶライン時間の中ですべて
の行が駆動されない時間中に全ての行をオフ状態に再設
定する回路を設けることにある。従って、行が水平帰線
時間中に選択的に駆動される場合には、全ての行コンデ
ンサをアクティブライン時間中オフ状態にリセットする
。或いはまた、行がアクティブライン時間中選択的に駆
動される場合には、全ての行コンデンサを帰線時間中オ
フ状態にリセットする。この特徴を第８図に示しである
（ＴＦＴはスイッチとして示しである）。この特徴は単
独で使用することができ、また第２，４および６図のド
ライバ回路と組合せて、および／または第５および７図
の冗長回路と組合せて使用することもできる。このリセ
ット処理は、前述したアドレスマトクリスの好適実施例
においてはセクション選択、ライン選択および水平帰線
パルスに関連する信号を用いる組合せ論理回路により達
成される。好適な論理回路の一例を第９図に示しである
。この回路は組合せ論理によってそれぞれ水平帰線時間
およびアクティブライン時間中に行駆動用およびオフ状
態リセット用の適正なタイミング信号を発生する。オン
状態およびオフ状態の最終電圧レベルは、ドライバＴＦ
Ｔおよび／または画素ＴＦＴがサンプリングモード（低
いオン抵抗値）またはホールドモード（高いオン抵抗値
）になるように選択する。
行アドレス回路は第６（ａ）図に示すものであるものと
する。このアドレス回路を第８図に略図示しである。行
駆動が水平帰線時間中に行われる場合には、選択された
行に短いオンまたは“１″パルスを供給する必要があり
（慣例の論理回路ではオンパルスまたはオン状態は１゛
″、オフパルスまたはオフ状態は“０”と表わされる）
、その長さは順次走査の場合には約６μｓの帰線時間に
する。
１フレームに対しては２６μＳづつ離れた斯かるパルス
の列を順次の行に供給する必要がある。これらの６μｓ
パルスは３０ビツトのラインクロックシフトレジスタの
出力を水平帰線パルス（ｈ）でゲートすることにより容
易に得られる。便宜上、斯かる“１”の列を進行するパ
短い１”と称す。この進行する“短い１”は第１０（ｂ
）図に示すａ（ｊり信号を第１０（Ｃ）図に示すフライ
バックパルスでゲートすることにより得ることができる
。これらパルスはｇ（ｊ）ラインの各々に供給される。
水平帰線時間中、５（ｋ）端子の各々に３０Ｘ３２μｓ
のオン時間を有する進行する′長い１”が同時に供給さ
れる。この進行する“長い１”は第１０　（ａ）図にＣ
（ｍ）として示しである（第１０う）図の一番上にも示
しである）。この結果、各行は水平帰線時間中に′長い
１”と“短い１”の組合せで順次選択される。トランジ
スタ３２のターンオンの結果として関連するコンデンサ
３９が１”に充電される。このコンデンサの電荷が１１
１１＋のときに行ラインは駆動される。そのラインの走
査が終了し、ビデオ情報がその行の画素に転送され終わ
ると、その行がフレーム時間の残部中滅勢されてこれら
の画素がターンオフされる。これを保証するために、コ
ンデンサ３９を次の駆動サイクルまで放電させ、オフま
たは゛′０″状態にする必要がある。オフ状態が徐々に
失われないようにするために各アクティブ水平ビデオラ
イン時間中全ての行をオフまたはパＯｎ状態にリセット
する。
これは、全てのゲートラインｇ　（１）　−−−ｇ　（
１５）に２６μｓの′１″を供給すると共に全てのソー
スライン５（１）−−−３（１６）に同じ２６μｓの時
間に亘り′０″を供給することにより達成される。この
処理により各行のコンデンサ３９が各アクティブ水平ビ
デオライン時間中（即ち１フレーム当り４８０回）オフ
状態にクランプされ、次の帰線時間中４８０行のうちの
１行が選択的に駆動される。上述のｇ（」）および５（
ｋ）の信号は次のプール方程式で定義することができる
。
ｇ（ｊ）・ｇ（β）＝（ａ（Ａ）△ｈ）ｖｈＳ　（ｋ）
　＝Ｓ　（ｍ）　＝Ｃ（ｍ）△ｈこれらのパルスを実現
する一つの方法を第９図に示す。第９図には適切なデー
タ人力６８およびクロック６９で駆動され、１６個の出
力端子７０からパルスを順次出力する慣例の１６ビツト
シフトレジスタ６０を示しである。第１０（ａ）図はこ
の３０Ｘ３２μｓパルスのパルス列を示す。データ人力
６８の１″′は垂直ブランキングパルスｖ１，６□の終
了後のｈの最初の正方向エツジで始まり、シフトレジス
タ６Ｄの第１ビツトが１″になってＯＲゲート５６を経
てフリップフロップ５２をリセットすると同時に終了す
る。
タロツク人力６９は１６クロツクの最初のクロックに対
しｈになる。人カフ３はｈで１６Ｘ３０回周期的にクロ
ックされるシフトレジスタ５４の３０番目の出カフ２０
反転出力である。クロック選択はＯＲゲート５７および
ＡＮＤゲート５９で実現される。シフトレジスタ６０の
出カフ０をＡＮＤゲート６３を用いて人カフ１のｈ′パ
ルスでゲートする。ｈ′パルスは素子の立上りおよび立
下り時間が無視し得る場合にはｈパルスに等しくする。
そうでなければｈ′パルスをｈパルスより幾分遅く開始
させ且つ幾分早く終了させる必要がある。ＡＮＤゲート
６３から得られる信号７４はＳ　（ｍ）　＝Ｃ（ｍ）△
ｈで与えられる。必要に応じ、これら信号はレベル変換
器６５を用いて適正なレベルにする。出力端子７５に得
られる出力信号がＳ。（１）、　Ｓ。
（１）−−−３゜（１６）、　Ｓ、　（１６）である。
適切なデータ人カフ６およびクロック７７で駆動される
他の慣例の３０ビツトシフトレジスタ５４は３０個の出
力端子７８から３２μｓのパルスを順次出力する。この
３２μｓのパルス列を第１０（ｂ）図に示しである。デ
ータ人カフ６の１１１　ＩＩはＶｂＬａｎｋの終了後の
ｈの最初の正方向エツジで始まると共にシフトレジスタ
５４の第３０ビツトの正方向エツジで始まり、シフトレ
ジスタ５４の第１ビツトが′１″になってＯＲゲート５
５を経てフリップフロップ５１をリセットすると同時に
終了する。
タロツク人カフ７は常にｈパルスである。シフトレジス
タ５４の出力をＡＶＤゲート６１を用いてｈパルスでゲ
ートする。得られた信号７９をＯＲゲート６２にｈと一
絡に入力する。これらゲートの出力８０に得られる信号
はｇ（β）＝（ａ（β）△ｈ）ｈで与えられる。
必要に応じこれらの信号はレベル変換器６４を用いて適
正なレベルにする。出力端子８１に得られる信号がｇ。
（１）、　ｇ−（１）、　−ｇｏ（１５）、　ｇ−（１
５）である。
ｖｂｌａｎｋの終了後のｈの最初の正方向エツジを表わ
す信号８２はデータ人力としてＶｂＬａｎｋおよびクロ
ック人力としてｈを有するフリップフロップ５０で実現
する。フリップフロップ５１．５２およびシフトレジス
タ５４．６０はＶｂＬａｎｋを用いてフィールドごとに
リセットする。この回路の入力信号はν５゜ｎｋおよび
ｈである。インバータ６６および６７を用いてＶｂｌａ
ｎｋおよびｈを実現する。
ｇ（β）およびＳ　（ｍ）を発生させるために必要な信
号は第１０図に示しである。第１０（ａ）図はＣ（ｍ）
パルスに対応する、進行する′長い１”を示し、第１０
う）図はａ。（１）パルスを示す。第１０　（ａ）およ
びら）図の左側のパルスｃｏ（ｍ）およびａ。（７）を
用いてアクティブマ）　ＩＪクス（第２図）の左側用の
駆動信号を実現して奇数行ラインを駆動およびリセット
し、第１０（ａ）およびら）図の右側のパルスＣ８（ｍ
）およびａ、。
（β）を用いてアクティブマトリクスの右側用の駆動信
号を実現して偶数行ラインを駆動およびリセットする。
第１０　（Ｃ）図は帰線パルスｈを示す。ｈはパルスｈ
の反転である。前述したように、第９および１０図に示
すパルスを第６（ａ）図の回路へ供給する場合、各アク
ティブビデオライン時間中ｕ　Ｏｎを全ての行ライン１
４に供給して行コンデンサ３９を適正なオフ状態にリセ
ットする。これがため、本発明のこの特徴によれば、全
ての行のオフ状態が各アクティブビデオライン時間中に
設定され、行ラインコンデンサ３９がオフ状態にリセッ
トされる。
第６わ）図の回路に対しては、異なる構成のパルスが必
要とされ、これらパルスはプール方程式％式％ ｇ　（ｋ）　＝ｇ　（ｍ）　−Ｃ（ｍ）　　ｈで定義さ
れる。同様に、行ラインをアクティブビデオライン中に
駆動し、水平帰線中に行ラインをオフ状態にリセットす
る場合には、第６（ａ）図の回路に対する対応するプー
ル方程式はｇ（ｊ）＝ｇ（ｆｆ１）＝ａ（Ａ）八ｈ）ｖ
ｈ　　およびＳ　（ｋ）　−３（ｍ）　−Ｃ（ｍ）　Ａ
　ｈ　　になる。この動作モードでは第６（ｂ）図の回
路に対してはプール方程式はｇ　（ｋ）　＝ｇ　（ｍ）
　−Ｃ（ｍ）Ｖｈおよび５（ｊ）＝　Ｓ＜Ａ）＝（ａ（
ｆ）八ｈ）八ｈ＝ａ（β）Δｈ　になる。第６（ａ）図
の回路に対しては上述の信号Ｓ　（ｋ）およびｇ（ｊ）
とともに新規な冗長回路を用いることができる。第６（
ｂ）図の回路に対しては、奇数行に対するｇ。（ｋ）信
号を奇数行に対してのみ′１″になる（ｈ／２）信号で
ゲートする必要があると共に偶数行に対するｇ＠（ｋ）
信号を偶数行に対してのみｒｒ　１　ｕになる（ｈ／２
）信号でゲートする必要がある（第１０（ｄ）図参照）
。当業者であれば第９図の実施例から、ＡＮＤゲートお
よびＯＲゲートをどのように配置すれば上述のプール方
程式により示される所要の信号を得ることができるか明
らかである。
以上の説明から、本発明によれば列または行ドライバと
して１つのＦＥＴを用いるだけでアクティブマトリクス
への接続の数を低減した特にＴＶ用に好適なアクティブ
マトリクス表示装置を得ることができる。上述した本発
明によるドライバマトリクスはアクティブマトリクスと
同時に製造することができ、基板上に集積して外部ＩＣ
の必要を低減することができる。第９図に示す論理回路
も同一の薄膜ＴＦＴ技術を用いて容易に集積することが
できる。即ち、シフトレジスタの１ビツトは最低で４個
のＴＦＴと、各々４個のＴＦＴから成るＡＮＤおよびＯ
Ｒゲートとで形成することができ、これがため全部で３
０　Ｘ　（４＋４＋４）　＋１６　（４＋４）　＝４８
８個の追加のＴＦＴを必要とするだけであり、これはア
クティブマトリクスに必要とされる３００．０ＯＯＴＦ
Ｔに較べて極めて少ない。上述した冗長回路は各行およ
び略々全列に対し多くとも１個の追加のＴＦＴを必要と
するだけである。上述の回路は、局部的な製造上の強制
、即ち選択したモードに必要とされる電流を示すＴＦＴ
を製造するのに使用し得る技術の能力に応じてアクティ
ブライン時間中または帰線時間中に行を駆動するのに用
いることができる。これがため、本発明の種々の特徴お
よび種々の動作モードはシステムのフレキシビリティを
拡大すると共にシステムを広範囲の動作状態に適応させ
る。
以上、本発明を特定の実施例について説明したが、本発
明はこれに限定されるものでなく、多くの変形や変更を
加えることができること明らかである。
【図面の簡単な説明】
第１図はそれぞれスイッチング素子を具えた表示素子の
列および行を用いる慣例の液晶マ）　ＩＪクス表示装置
を示すブロック図、 第２図は行および列アドレス回路を多数のセクションに
分割した、第１図に示すタイプの装置用のダブルマトリ
クスアドレス回路を示すブロック図、 第３（ａ）、　　３（ｂ）および３（Ｃ）図は第２図に
示すタイプの装置用のビデオプリプロセッサおよびそれ
らの論理的タイミングを示す図、 第４図は本発明による列アドレス回路の一例を示す図、 第５図は本発明による列ラインに対する冗長回路を示す
図、 第６（ａ）および６　（ｂ）図は本発明による行アドレ
ス回路を示す図、 第７図は本発明による行ラインに対する冗長回路を示す
図、 第８図は本発明による行走査の説明図、第９図は本発明
による行アドレス回路に用いる論理回路を示す回路図、 第１０（ａ）、　１０　（ｂ）、　１０　（Ｃ）および
１０　（ｄ）図は第９図の論理回路で発生される信号の
波形図である。 １０・・・表示パネル　　　　１１・・・スイッチング
素子１２・・・表示素子（画素）１４・・・行導体１５
・・・列導体 ２０、２１・・・アドレスマトリクス ４０・・・プリプロセッサ ３０・・・列ドライバトランジスタ ３２・・・行ドライバトランジスタ ３７、−−−３７５・・・補助列ドライバトランジスタ
４０．−−−４０．・・・補助行ドライバトランジスタ
３５・・・列コンデンサ　　　３９・・・行コンデンサ
特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペンファブリケン 代理人弁理士　　杉　　付　　暁　　秀代理人弁理士　
　杉　　村　　興　　作ＦＩＧ、１ 、（′ 」 門 Φ 匡 く　　　　　　　　　　　　　　　　　　　　　　　の
の ムー し− ＦＩＧ　８　　　Ａ、Ｌ ゛肖゛白１ オフ１八贅百ツ定、中 （’）Ｈ象晴間又は了りナイフ）イン距千聞）（了ワテ
ィフラインル１五日１１丁゛Ｈ卜糸東壜’Ｉｆ：Ｉ）Ｆ
ＩＧ、ｌｏ（ａ） ＦＩＧ、ｌｏ（ｂ） ＦＩＧ、１Ｏ（ｄ）

Claims (1)

  1. 【特許請求の範囲】 １、行および列導体のアレー内に配置された複数個の表
    示素子を具え、各表示素子は間に電気光学材料を介挿し
    た対向電極と、行導体を経て供給されるスイッチング信
    号に応答して、列導体を経て供給されるデータ信号の表
    示素子への供給を制御するスイッチング手段とを具え、
    更にデータ信号およびスイッチング信号をそれぞれの列
    および行導体に供給するアドレス回路を具えたマトリク
    ス表示装置において、行および列導体の少なくとも一方
    の導体に対するアドレス回路は偶数番導体の一端に接続
    された主トランジスタと奇数番導体の他端に接続された
    主トランジスタと、主トランジスタの各々に接続され、
    隣接する次の導体に同一の信号を同時に供給する手段と
    を具えていることを特徴とするマトリクス表示装置。 ２、前記同時供給手段は各主トランジスタと関連する補
    助トランジスタを具えていることを特徴とする請求項１
    記載のマトリクス表示装置。 ３、前記主トランジスタおよび補助トランジスタはソー
    ス、ドレインおよびゲート電極を有し、各主トランジス
    タのドレインを１つの導体に接続し、各主トランジスタ
    と関連する各補助トランジスタのドレインを隣接する次
    の導体に接続し、且つ主トランジスタおよび関連する補
    助トランジスタのソースを相互接続すると共に主トラン
    ジスタおよび関連する補助トランジスタのゲートを相互
    接続してあることを特徴とする請求項２記載のマトリク
    ス表示装置。 ４、行および列導体のアレー内に配置された複数個の表
    示素子を具え、各表示素子は間に電気光学材料を介挿し
    た対向電極と、行導体を経て供給されるスイッチング信
    号に応答して、列導体を経て供給されるデータ信号の表
    示素子への供給を制御するスイッチング手段とを具え、
    更にデータ信号およびスイッチング信号をそれぞれの列
    および行導体に供給するアドレス回路を具えたマトリク
    ス表示装置において、行および列導体の少なくとも一方
    の導体のサブセットに対するアドレス回路は複数個のド
    ライバトランジスタを有する行および列のマトリクス構
    造を有し、これらドライバトランジスタのドレインは前
    記サブセットのそれぞれの導体に接続し、これらドライ
    バトランジスタのゲートおよびソースはアドレスマトリ
    クスの行および列に接続し、且つソースは共通に接続し
    てあることを特徴とするマトリクス表示装置。 ５、前記アレーはｍ個の行導体とｎ個の列導体を具え、
    これらの行および列導体は各行および各列ごとに１個の
    ドライバＴＦＴで駆動され、これらの行および列ドライ
    バＴＦＴはｋ個の行とｌ個の列を有する前記マトリクス
    構造で相互接続され、ｋ＋ｌの値を奇数および偶数行導
    体の片側アドレッシングに対しては２√ｍ、奇数および
    行導体の両側アドレッシングに対しては２√（ｍ／２）
    、および奇数および偶数列導体の片側アドレッシングに
    対しては２√ｎ、奇数および偶数列導体の両側アドレッ
    シングに対しては２√（ｎ／２）である最小値に近似さ
    せてあることを特徴とする請求項４記載の装置。 ６、前記アドレイスマトリクスにｋ＋ｌ個の入力信号を
    供給する手段を設け、且つ前記アドサスマトリクスを表
    示アレーの周囲に均一に分布させて基板への１ミリメー
    トル当りの接続数を最少にしてあることを特徴とする請
    求項５記載のマトリクス表示装置。 ７、特許請求の範囲１および４に記載された構成を組合
    わせたことを特徴とするマトリクス表示装置。 ８、前記アドレスマトリクスは表示素子と同一の基板上
    に集積してあることを特徴とする請求項４記載のマトリ
    クス表示装置。 ９、前記スイッチング手段およびドライバトランジスタ
    は同一の構成のＴＦＴであることを特徴とする請求項８
    記載のマトリクス表示装置。 １０、行および列導体のアレー内に配置された複数個の
    表示素子を具え、各表示素子は間に電気光学材料を介挿
    した対向電極と、行導体を経て供給されるスイッチング
    信号に応答して、列導体を経て供給されるデータ信号の
    表示素子への供給を制御するスイッチング手段とを具え
    、更にデータ信号およびスイッチング信号をそれぞれの
    列および行導体に供給するアドレス回路を具えたマトリ
    クス表示装置において、前記スイッチング信号は行導体
    を駆動するオン状態と行導体を滅勢するオフ状態を有す
    るものとし、データ信号はアクティブライン時間に亘り
    延在し、次いで短い帰線消去時間が続くものとし、各ア
    クティブライン時間中または各帰線消去時間中にオンパ
    ルスを順次の行導体に供給する手段を設けると共に、ア
    クティブライン時間中に行駆動する場合には帰線消去時
    間中に、または帰線消去時間中に行駆動する場合にはア
    クティブライン時間中に全ての行導体を強制的にオフ状
    態に設定する手段を設けたことを特徴とするマトリクス
    表示装置。 １１、アクティブライン時間中または帰線消去時間中に
    全ての行導体にオフパルスを同時に供給することにより
    全ての行導体を強制的にオフ状態に設定するようにして
    あることを特徴とする請求項１０記載のマトリクス表示
    装置。 １２、前記オンパルス供給手段およびオフ状態設定手段
    は薄膜技術により表示素子と同一の方法で形成してある
    ことを特徴とする請求項１０記載のマトリクス表示装置
    。 １３、行アドレス回路は行および列マトリクスの形態に
    構成してあることを特徴とする請求項１１記載のマトリ
    クス表示装置。 １４、前記アレーはｍ個の行導体とｎ個の列導体を具え
    、これらの行および列導体は各行および各列ごとに１個
    のドライバＴＦＴで駆動され、これらの行および列ドラ
    イバＴＦＴはｋ個の行とｌ個の列を有する前記マトリク
    ス構造で相互接続され、ｋ＋ｌの値を奇数および偶数行
    導体の片側アドレッシングに対しては２、√ｍ、奇数お
    よび行導体の両側アドレッシングに対しては２√（ｍ／
    ２）、および奇数および偶数列導体の片側アドレッシン
    グに対しては２√ｎ、奇数および偶数列導体の両側アド
    レッシングに対しては２√（ｎ／２）である最小値に近
    似させてあることを特徴とする請求項１３記載のマトリ
    クス表示装置。 １５、水平および垂直帰線パルスに関連するまたはこれ
    らパルスから導出した信号を入力として用いる組合せ論
    理回路を具えていることを特徴とするＴＶ画像表示用の
    請求項１４記載のマトリクス表示装置。 １６、ＴＶ信号はアクティブライン時間と、これに続く
    帰線消去時間とを有し、前記組合せ論理回路はアクティ
    ブライン時間中に各導体を駆動する出力を発生すると共
    に帰線消去時間中に全ての行導体をオフ状態に設定する
    出力を発生するようにしてあることを特徴とする請求項
    １５記載のマトリクス表示装置。 １７、ＴＶ信号はアクティブライン時間と、これに続く
    帰線消去時間を有し、前記組合せ論理回路は帰線消去時
    間中に各行導体を駆動する出力を発生すると共にアクテ
    ィブライン時間中に全ての行導体をオフ状態に設定する
    出力を発生するようにしてあることを特徴とする請求項
    １５記載のマトリクス表示装置。 １８、請求項１および１０に記載された構成を組合わせ
    たことを特徴とするマトリクス表示装置。 １９、請求項４および１０に記載された構成を組合わせ
    たことを特徴とするマトリクス表示装置。 ２０、請求項１、４および１０に記載された構成を組み
    合わせたことを特徴とするマトクリクス表示装置。 ２１、入力ビデオ信号をマトリクス表示パネルの列ライ
    ンを駆動するための複数個のサンプル信号に変換する回
    路において、ビデオ信号を互いに異なる期間においてサ
    ンプリングする２個のサンプルホールド回路と、各サン
    プルホールド回路の出力端子を他方のサンプルホールド
    回路がサンプリング期間にある期間中列ラインに接続す
    るスイッチング手段とを具え、各列ラインに対する信号
    捕捉時間は総合サンプリング時間を列ラインの数で割っ
    た時間より長くしてあることを特徴とするビデオ信号変
    換回路。 ２２、各列ラインの信号捕捉時間は相違することを特徴
    とする請求項２１に記載の回路。 ２３、前記スイッチング手段はサイクルの一部分におい
    てどちらのサンプクホールド回路も列ラインに接続しな
    いことを特徴とする請求項２１記載の回路。
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