JPH01202921A - 半導体論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ショッｊ・キゲーＩ〜電界効果トランジスタ
を用いた県債回路において、伝達ゲー１〜を有する半導
体論理回路に関するものである。

（従来の技術） 従来より電界効果トランジスタを伝達ゲートとして用い
る半導体論理回路においては、第１の論理回路の出力を
伝達ゲー１−のドレイン（或はゲート）と第２の論理回
路の入力に接続した回路構成が、しばしば用いられる。

この種の技術に関するものとしては、第一２図に示すよ
うなものがあった。第２図は従来の半導体論理回路の一
構成例を示す回路図であり、例えばフリップフロップ回
路等に用いられるものである。

この半導体論理回路は、第１の論理口Ｂ１、第２の論理
回路２及び伝達ゲート３によって構成されている。第１
の論理回路１はインバータ回路を成すものであり、ノー
マリオフ形のショットキゲート電界効果トランジスタ（
以下、ＭＥＳＦＥＴという）４と、インピーダンス素子
としてのノーマリオン形Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　５を
有している。

Ｍ）コ５ＦＥＴ４のゲートは第１の入力端子１１に接続
され、トレインはＭＥＳＦＥＴ５のゲーＩ・とドレイン
に接続されてノードＮ１を成している。

前記第２の論理回路２は、第１の論理回路１と同様にノ
ーマリオフ形のＭ　Ｅ　Ｓ　１？　Ｆ、　Ｔ　６とイン
ピーダンス素子としてのノーマリオン形のＭ１ΣＳＦＥ
’ｌ’７を有しており、相互の接続も第１の論理回路１
と同様である。但し、ＭＥＳＦＥＴ６のドレイン及びＭ
ＥＳＦＥＴ７のゲートとソースは、共に第１の出力端子
０１に接続されており、ＭＦεＳ　Ｆ　Ｅ　’Ｉ’　６
のゲートは第１の論理回路１の出力、即ちノードＮ１に
接続されている。

第１、第２の論理回路１，２のＭＥＳＦＥ’ｒ５゜７の
ドレインは、共に第１の定電位電源■１に接続され、Ｍ
ＥＳＦＥＴ’４．６のソースは共に第２の定電位電源Ｖ
２に接続されている。

前記伝達ゲート３はＭＥＳＦＥ’Ｔ’から成り、そのド
レインはノードＮ１に接続され、ゲート及びソースはそ
れぞれ第２の入力端子■２及び第２の出力端子０２に接
続されている。

以上のように構成された半導体論理回路の動作を第３図
を用いて説明する。第３図は第２図の半導体論理回路の
タイムチャートであり、横軸に時刻Ｔを表わし、縦軸に
第１の入力端子■１、ノードＮ１、第１の出力端子０１
、第２の入力端子Ｉ２、及び第２の出力端子０２の信号
レベルを表わしたものである。

第１の入力端子１１に入力された信号は、インバータ回
路である第１の論理回路１によって反転され、ノードＮ
１には第１の入力端子■１とは信号レベルの高低が逆に
なった信号が現われる。また、第１の出力端子０１には
、第２の論理回路２によってノードＮ１の信号とは逆、
即ち第１の入力端子１１と同じ信号が出力される。

さらに、第２の出力端子０２には、伝達ゲート３によっ
て第２の入力端子■２の信号が高レベルの時のみ、ノー
ドＮ１の信号が出力される。ここに、第２の入力端子■
２が低レベルの場合には、第２の出力端子０２から伝達
ゲート３を見たインピーダンスが高くなり、この回路の
ままでは第２の出力端子０２の出力は確定しない。しか
し、第２図の半導体論理回路を実際に使用する場合には
、第２の出力端子０２に接続される回路によって決定さ
れるもので、ここでは問題にならない。

（発明が解決しようとする課題） しかしながら、上記構成の半導体論理回路においては、
次のような問題点があった。

第２の入力端子■２が高レベルの間、即ちノードＮ１の
信号を第２の出力端子０２に出力する場合、特にノード
Ｎ１の高レベル信号を第２の出力端子０２に出力する場
合において、その伝達速度を高速に行なうためには、ノ
ードＮ１の高レベル信号がより高い電圧であることが望
ましい。

°ところがＭＥＳＦＥＴを用いて構成した第２図の半導
体論理回路では、ノードＮ１の電位は第２の定電位電源
■２より例えば約０，６■以上高くなることはない。な
ぜならば、ノードＮ１は第２の論理回路２のＭＥＳＦＥ
Ｔ６のゲートに接続されているので、ＭＥＳＦＥ’ｌ’
６のゲート・ソース間のショットキダイオードによって
、第２の定電位電源■２よりショットキーダイオードの
クランプ電圧骨だけ高い位置でクランプされるためであ
る。このクランプ電圧は、ガリウム・ヒ素（ＧａＡｓ）
ＭＥＳＦＥＴの場合、約０．６■程度である。

このように、ノードＮ１の高レベル信号の電圧が、ＭＥ
Ｓ’ＦＥＴ６のショットキダイオードのクランプ電圧以
上に高くならないため、ノートＮ１の信号を伝達ゲート
３を介して高速に伝えることができないという問題があ
った。

本発明は、前記従来技術が有する課題として、伝達ゲー
トによる信号の伝搬の高速化を図る＜２要がある点につ
いて解決した半導体論理回路を提供するものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、ショットキゲ−
１へ電界効果トランジスタ及び該トランジスタのドレイ
ンに接続されたインピーダンス素子を肴し、前記トラン
ジスタのゲート及びトレインをそれぞれ入力及び出力と
する第１の？ｌ１ｌｌ’里回路と、前記第１の論理回路
と同様の構成を有し、入力が前記第１の論理回路の前記
出力に接続された第２の論理回路と、前記第１及び第２
の論理回路の前記インピーダンス素子に接続された第１
の定電位電源と、前記第１及び第２め論理回路における
前記１〜ランジスタのソースに接続された第２の定電−
位電源と、前記第１の論理回路の前記出力に接続された
ショットキゲート電界効果トランジスタから成る伝達ゲ
ートとを、備えた半導体論理回路において、前記第１の
論理回路の前記出力と前記第２の論理回路の前記入力と
の間に第１のショットキゲート電界効果トランジスタ及
び第２のショットキゲーＩ・電界効果トランジスタから
成る回路を設け、前記第１のトランジスタのゲート、ト
レイン及びソースをそれぞれ前記第１の論理回路の前記
出力、前記第１の定電位電源及び前記第２の論理回路の
前記入力に接続し、前記第２のトランジスタのゲー１へ
、ドレイン及びソースをそれぞれ０１ｆ記第１の論理回
路の前記入力、前記第２の論理回路の前記人力及び前記
第２の定電位電源に接続したものである。

（作用） 本発明によれば、以上のように半導体論理回路を構成し
たので、第１の論理回路の出力と第２の論理回路の入力
との間に設けられ、第１及び第２のＭＥＳＦＥＴから成
る回路は、従来と同じ論理レベルの信号を出力すると共
に、伝達ゲー１〜に入力する信号の高レベルの電位を前
記第１のＭＥＳＦＥＴにおけるゲート・ソース間のショ
ットキクランプ電圧分だけ高める俄きをする。この働き
により、伝達ゲーＩ・の動作の高速化が図られる。した
がって、前記課題を解決することができる。

（実施例） 第１図は本発明の半導体論理回路の実施例を示す回路図
である。

この半導体論理回路は、第１の論理回路１１、第２の論
理回路１２、伝達ゲート１３、及び第１゜第２の論理回
路間１１．１２に設けられた第１゜第２のＭＥＳＦＥＴ
１４，１５によって構成されている。

第１の論理回路１１は、ノーマリオフ形のＭＥＳＦＥＴ
１６と、インピーダンス素子としてのノーマリオン形の
ＭＥＳＦＥＴ１７を有しており、これらによってインバ
ータ回路を構成している。ＭＥＳＩ”ＥＴ１６のトレイ
ンはＭＥＳＦＥＴ１７のゲート及びソースに接続され、
第１の論理口ｒｌ！ｉ！Ｉｌｌの出力としてノードＮＩ
Ｌを１戊している。

ＭＥｓＦＥＴ１６のゲートは、第１の入力端子Ｉｌｌに
接続されて第１の論理口Ｂ１１の入力を成している。

第２の論理回路１２は、第１の論理回路１１と同様な構
成のインバータ回路を成し、ＭＥ　Ｓ　Ｆ　Ｆ、’１’
　１８のドレインとＭＥ　Ｓ　ｆ；’ＥＴ１９のゲーＩ
〜、ソースは、第１の出力端子０１１に接続されている
。第１．第２の論理回路１１．１２のそれぞれのＭＥＳ
ＦＥＴ１７．１９のトレインは、共に第１の定電位電源
Ｖｌｌに接続され、第１、第２の論理回路１１．１２の
ＭＥＳＦＥ１６゜１８のソースは、共に第２の定電位電
源Ｖ１２に接続されている。

前記第１の論理回路１１の出力と第２の論理回路１２の
入力の間には、第１のＭＥＳＦＥＴ１４と第２のＭＥＳ
ＦＥＴ１５から成る回路が設けられている。第１のＭＥ
ＳＦＥＴ１４のソースと第２のＭＥＳＦＥ’ｌ”のドレ
インは互いに接続さｉＬ。

ノードＮ１２を介して第２の論理回路１２の入力、即ち
ＭＥＳＦＥ’ｌ’１８のゲー１−に接続されている。

第１のＭＥＳＦＥＴ１４のゲート及びドレインは、それ
ぞれノードＮｉｌ及び第１の定電位電源Ｖｌｌに接続さ
れ、第２のＭＥＳＦＥＴ１５のゲート及びソースは、そ
れぞれ第１の入力端子Ｉｌｌ及び第２の定電位電源Ｖ１
２に接続されている。

前記伝達ゲート１３はＭＥＳＦＥＴから成り、そのゲー
トは第２の入力端子１１２に接続され、ソースは第２の
出力端子０１２に接続されている。

また、ドレインは第１の論理回Ｂ１１の出力、即ちノー
ドＮｉｌに接続されている。

以上のように構成された半導体論理回路は、第１の論理
回路１１の出力を、第１．第２のＭＥＳＦＥＴ１４，１
．５で構成された回路を介して、第２の論理回路１２へ
入力させるものであり、その動作は次のようになされる
。

ノードＮ１１及びノードＮ１２は、第２図及び第３図の
ノードＮ１と同じ論理レベルで動作する。

ここで、第１．第２のＭＥＳＦＥＴ１４．１５で構成さ
れた回路において、第２のＭＥＳＦＥ’ｒ１５のゲーｌ
〜には第１の入力端子Ｉｌｌによって第１の論理回路１
１と同じ入力が与えられ、第１のＭＥＳＦＥＴ１４のゲ
ートにはインバータである第１の論理回路１１の出力が
接続されているので、ノードＮ１２にはノードＮｉｌと
同じ論理レベルの信号が出力される。

この場合の電位レベル、特に高レベルの電位において、
ノードＮ１２はＭＥＳＦＥＴ１８のゲートに接続されて
いるので、その電位は第２の定電位電源Ｖ１２より０．
６Ｖ程度高くなるにすぎない。これに対し、ノードＮｉ
ｌはＭ１３ＳＦＥＴ１４のゲートと伝達ゲート１５のみ
に接続されているだけなので、その電位はノードＮ　１
．２より％ＩＥＳＦＥＴ１４のゲーＩ・・ソース間のシ
ョットキクランプ電圧骨高くなることができる。

このように本実施例においては、伝達ゲーＩ〜１３に入
力される信号の高レベルの電位を高めるご仁ができる。

即ち、従来は第２の定電位電源Ｖ１２より０゜６Ｖ程度
高くなるにすぎなかった電位を、その約２倍の電位レベ
ルに高めて伝達ゲート１３に入力させることが可能にな
る。これによって、伝達ゲート１３を伝わる信号の速度
をより高速にすることができる。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば、第１の論理回路１１の出力は伝
達ゲーＩ・１３のドレインに接続するものとしたが、こ
れに変えて、第１の論理回路１１の出力と伝達ゲート１
３のゲートとを接続してもよい。また、インピーダンス
素子としてＭＥＳＦＥ’ｌ’１７，１９を用いることと
したが、これらの代わりに抵抗を用いる等の変形も可能
である。

（発明の効果） 以上詳細に説明したように本発明によれば、第１の論理
回路の出力を第２の論理回路の入力との間に、第１及び
第２のＭＥＳＦＦ、Ｔから成る回路を設けたので、伝達
ゲートへ入力する信号の高レベルの電位を高めることが
可能となり、伝達ゲートをより高速に動作させることが
できる。

したがって、論理回路における順序回路或はフリップフ
ロップ回路等の多種多様な回路に本発明を適用し、高速
な半導体イ１理回路を構成することができる。

【図面の簡単な説明】

第１図は本発明の半導体論理回路の実施例を示す回路図
、第２図はＩＩで来の半導体論理回路の回路図、及び第
３図は第２図の半導１イ＜論理回路のタイムチャートで
ある。 １１・・・・・・第１の論理回路、１２・・・・・・第
２の論理回路、１３・・・・・・伝達ゲート、１４・・
・・・・第１のＭＥ　Ｓ　Ｆ　Ｅ　’１’、１５・・・
・・・第２のＭＥＳＦＥ’ｌ’、１６〜１９・・・・・
・ＭＥＳＦＥＴ、Ｖｌｌ・・・・・・第１の定電位電源
、Ｖ１２・・・・・・第２の定電位電源。

Claims (1)

1. 【特許請求の範囲】 ショットキゲート電界効果トランジスタ及び該トランジ
   スタのドレインに接続されたインピーダンス素子を有し
   、前記トランジスタのゲート及びドレインをそれぞれ入
   力及び出力とする第１の論理回路と、前記第１の論理回
   路と同様の構成を有し、入力が前記第１の論理回路の前
   記出力に接続された第２の論理回路と、前記第１及び第
   ２の論理回路の前記インピーダンス素子に接続された第
   １の定電位電源と、前記第１及び第２の論理回路におけ
   る前記トランジスタのソースに接続された第２の定電位
   電源と、前記第１の論理回路の前記出力に接続されたシ
   ョットキゲート電界効果トランジスタから成る伝達ゲー
   トとを、備えた半導体論理回路において、 前記第１の論理回路の前記出力と前記第２の論理回路の
   前記入力との間に第１のショットキゲート電界効果トラ
   ンジスタ及び第２のショットキゲート電界効果トランジ
   スタがら成る回路を設け、前記第１のトランジスタのゲ
   ート、ドレイン及びソースをそれぞれ前記第１の論理回
   路の前記出力、前記第１の定電位電源及び前記第２の論
   理回路の前記入力に接続し、前記第２のトランジスタの
   ゲート、ドレイン及びソースをそれぞれ前記第１の論理
   回路の前記入力、前記第２の論理回路の前記入力及び前
   記第２の定電位電源に接続したことを特徴とする半導体
   論理回路。