JPH0247638Y2 - - Google Patents
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- JPH0247638Y2 JPH0247638Y2 JP4908684U JP4908684U JPH0247638Y2 JP H0247638 Y2 JPH0247638 Y2 JP H0247638Y2 JP 4908684 U JP4908684 U JP 4908684U JP 4908684 U JP4908684 U JP 4908684U JP H0247638 Y2 JPH0247638 Y2 JP H0247638Y2
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- inverter
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- 230000005669 field effect Effects 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 4
- 238000005094 computer simulation Methods 0.000 description 3
- QCWQUWUCARNNRI-UHFFFAOYSA-N 3-ethyl-5,5,8,8-tetramethyl-6,7-dihydronaphthalene-2-carbaldehyde Chemical compound CC1(C)CCC(C)(C)C2=C1C=C(C=O)C(CC)=C2 QCWQUWUCARNNRI-UHFFFAOYSA-N 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Description
【考案の詳細な説明】
（技術分野）
この考案はシヨツトキゲート電界効果トランジ
スタ（以下MESFETという）を用いた半導体回
路に関し、特にデータフリツプフロツプ回路に関
する。
スタ（以下MESFETという）を用いた半導体回
路に関し、特にデータフリツプフロツプ回路に関
する。
（技術的背景）
データフリツプフロツプ回路のように、正相パ
ルスがゲート端子へ与えられるMESFET、イン
バータ、逆相パルスがゲート端子へ与えられる
MESFET、及びインバータとが縦続接続された
構成をとることがしばしばある。第１図は
MESFETを構成要素とするデータフリツプフロ
ツプ回路を示すものであり、Ｔ１〜Ｔ４は
MESFET、Ｉ１〜Ｉ４はインバータ、Ｉ５及び
Ｉ６は駆動回路におけるインバータであり、Ｃの
入力信号が高レベルの間にＤ入力の信号を取り込
み、Ｃ入力の信号が低レベルになつた時に取り込
んだＤ入力の信号をＱ及びに出力するという動
作をする。
ルスがゲート端子へ与えられるMESFET、イン
バータ、逆相パルスがゲート端子へ与えられる
MESFET、及びインバータとが縦続接続された
構成をとることがしばしばある。第１図は
MESFETを構成要素とするデータフリツプフロ
ツプ回路を示すものであり、Ｔ１〜Ｔ４は
MESFET、Ｉ１〜Ｉ４はインバータ、Ｉ５及び
Ｉ６は駆動回路におけるインバータであり、Ｃの
入力信号が高レベルの間にＤ入力の信号を取り込
み、Ｃ入力の信号が低レベルになつた時に取り込
んだＤ入力の信号をＱ及びに出力するという動
作をする。
しかしながら、第１図に示す構成をそのまま
GaAsMESFETを用いた回路に用いると、第１
図においてGaAsMESFETT２，Ｔ３のゲートに
入る入力は、インバータＩ５の出力であり、イン
バータＩ５の出力はインバータＩ６のゲートにも
入つているため、GaAsMESFETT２，Ｔ３のゲ
ートに入る入力の高レベルはインバータＩ６のシ
ヨツトキバリヤ高さで決まる電圧、例えば0.7V
となる。MESFETT２，Ｔ３のソースに入る信
号の低レベルは完全な0Vではなく0.1〜0.2Vの電
圧であるため、MESFETT２，Ｔ３のソース−
ゲート間の電圧は0.5〜0.6Vとなつてしまう。そ
のためMESFETT２，Ｔ３は十分には導通しな
い。
GaAsMESFETを用いた回路に用いると、第１
図においてGaAsMESFETT２，Ｔ３のゲートに
入る入力は、インバータＩ５の出力であり、イン
バータＩ５の出力はインバータＩ６のゲートにも
入つているため、GaAsMESFETT２，Ｔ３のゲ
ートに入る入力の高レベルはインバータＩ６のシ
ヨツトキバリヤ高さで決まる電圧、例えば0.7V
となる。MESFETT２，Ｔ３のソースに入る信
号の低レベルは完全な0Vではなく0.1〜0.2Vの電
圧であるため、MESFETT２，Ｔ３のソース−
ゲート間の電圧は0.5〜0.6Vとなつてしまう。そ
のためMESFETT２，Ｔ３は十分には導通しな
い。
以上説明した構成では、伝達ゲートのゲート−
ソース間にシヨツトキバリヤ高さ以上の十分な電
圧をかけることができないため、データフリツプ
フロツプ回路に要求されている高速動作の大きな
妨げとなつていた。
ソース間にシヨツトキバリヤ高さ以上の十分な電
圧をかけることができないため、データフリツプ
フロツプ回路に要求されている高速動作の大きな
妨げとなつていた。
またデータフリツプフロツプ回路に限らず、
GaAsMESFETを用いた伝達ゲートを備える半
導体回路においても前述した欠点があつた。
GaAsMESFETを用いた伝達ゲートを備える半
導体回路においても前述した欠点があつた。
（考案の目的）
この考案の目的は、動作速度の速い伝達ゲート
を用いた半導体回路を得ることにある。
を用いた半導体回路を得ることにある。
（考案の概要）
この考案の要点は、GaAsMESFET伝達ゲー
トを用いた半導体回路において、この伝達ゲート
の駆動回路がその入力端に並列に接続された２つ
の回路からなり、その一方が１つのインバータか
らなるものであつて逆相パルスを出力するもので
あり、且つ他方が２つの縦続接続されたインバー
タからなるものであつて正相パルスを出力するこ
とにある。
トを用いた半導体回路において、この伝達ゲート
の駆動回路がその入力端に並列に接続された２つ
の回路からなり、その一方が１つのインバータか
らなるものであつて逆相パルスを出力するもので
あり、且つ他方が２つの縦続接続されたインバー
タからなるものであつて正相パルスを出力するこ
とにある。
（実施例）
第２図はこの考案の実施例を説明するためのデ
ータフリツプフロツプ回路図、第３図は本実施例
で用いたインバータの回路図であり、第３図にお
いてＶは定電位の電源電圧、３１はノーマリオフ
型MESFET、３２はノーマリオン型MESFETで
ある。また、第４図は第１図に示される従来のデ
ータフリツプフロツプ回路構成を
GaAsMESFETに用いた場合と第２図に示され
る本実施例のデータフリツプフロツプ回路との速
度を計算機シミユレーシヨンによつて求め比較し
たものである。
ータフリツプフロツプ回路図、第３図は本実施例
で用いたインバータの回路図であり、第３図にお
いてＶは定電位の電源電圧、３１はノーマリオフ
型MESFET、３２はノーマリオン型MESFETで
ある。また、第４図は第１図に示される従来のデ
ータフリツプフロツプ回路構成を
GaAsMESFETに用いた場合と第２図に示され
る本実施例のデータフリツプフロツプ回路との速
度を計算機シミユレーシヨンによつて求め比較し
たものである。
また、Ｄはデータ入力端子、Ｃはクロツク入力
端子、Ｑはデータフリツプフロツプの出力端子、
ＱはＱの逆相出力端子、Ｔ１１〜Ｔ１４はノーマ
リオフ型GaASMESFET、Ｉ１０〜Ｉ１６は
GaAsMESFETを用いた直接結合型のインバー
タである。
端子、Ｑはデータフリツプフロツプの出力端子、
ＱはＱの逆相出力端子、Ｔ１１〜Ｔ１４はノーマ
リオフ型GaASMESFET、Ｉ１０〜Ｉ１６は
GaAsMESFETを用いた直接結合型のインバー
タである。
第２図の如く、データ入力端子Ｄはノーマリオ
フ型GaAsMESFET（以下FETという）Ｔ１１の
ソースに接続され、FETT１１のドレインは
FETT１２のソース及びインバータＩ１０の入力
端子に接続する。インバータＩ１０の出力端子は
インバータＩ１１の入力端子に接続し、インバー
タＩ１１の出力端子はFETT１２のドレイン及び
FETT１３のソースに接続する。FETT１３のド
レインは、FETT１４のソース及びインバータＩ
１２の入力端子に接続する。インバータＩ１２の
出力端子はインバータＩ１３の入力端子に接続
し、インバータＩ１３の出力端子はFETT１４の
ドレインに接続する。出力及びＱはそれぞれイ
ンバータＩ１２出力端子及びインバータＩ１３の
出力端子から取る。
フ型GaAsMESFET（以下FETという）Ｔ１１の
ソースに接続され、FETT１１のドレインは
FETT１２のソース及びインバータＩ１０の入力
端子に接続する。インバータＩ１０の出力端子は
インバータＩ１１の入力端子に接続し、インバー
タＩ１１の出力端子はFETT１２のドレイン及び
FETT１３のソースに接続する。FETT１３のド
レインは、FETT１４のソース及びインバータＩ
１２の入力端子に接続する。インバータＩ１２の
出力端子はインバータＩ１３の入力端子に接続
し、インバータＩ１３の出力端子はFETT１４の
ドレインに接続する。出力及びＱはそれぞれイ
ンバータＩ１２出力端子及びインバータＩ１３の
出力端子から取る。
またクロツク入力端子ＣはインバータＩ１４及
びインバータＩ１５の入力端子に接続し、インバ
ータＩ１４の出力端子をインバータＩ１６の入力
端子に接続する。インバータＩ１５の出力端子は
FETT１２とFETT１３のゲートに接続し、イン
バータＩ１６の出力端子はFETT１１とFETT１
４のゲートに接続する。
びインバータＩ１５の入力端子に接続し、インバ
ータＩ１４の出力端子をインバータＩ１６の入力
端子に接続する。インバータＩ１５の出力端子は
FETT１２とFETT１３のゲートに接続し、イン
バータＩ１６の出力端子はFETT１１とFETT１
４のゲートに接続する。
第１図における回路構成では、FETT２，Ｔ３
のゲートに入力される電圧が0.7Vまでしか得ら
れなかつたが、第２図に示される本実施例による
回路構成では、FETT１２，Ｔ１３のゲートに入
力される電圧をインバータＩ１５から得ることに
より、この入力信号の高レベルはシヨツトキバリ
ヤ高さでクランプされて決まる電圧で制限され
ず、定電位の電源電圧により決まり、0.7V以上
の電圧を出力できる。この信号をFETT１２，Ｔ
１３のゲートに入力すると、それらのソース−ゲ
ート間にはシヨツトキバリヤ高さ以上の電圧が加
わるためFETT１２，Ｔ１３は完全に導通状態と
なる。そのためこれらの伝達ゲートを通る信号を
速く伝達することができ、データフリツプフロツ
プの動作を速くすることができる。
のゲートに入力される電圧が0.7Vまでしか得ら
れなかつたが、第２図に示される本実施例による
回路構成では、FETT１２，Ｔ１３のゲートに入
力される電圧をインバータＩ１５から得ることに
より、この入力信号の高レベルはシヨツトキバリ
ヤ高さでクランプされて決まる電圧で制限され
ず、定電位の電源電圧により決まり、0.7V以上
の電圧を出力できる。この信号をFETT１２，Ｔ
１３のゲートに入力すると、それらのソース−ゲ
ート間にはシヨツトキバリヤ高さ以上の電圧が加
わるためFETT１２，Ｔ１３は完全に導通状態と
なる。そのためこれらの伝達ゲートを通る信号を
速く伝達することができ、データフリツプフロツ
プの動作を速くすることができる。
さらに第１図に示す回路構成では、インバータ
Ｉ５の負荷はインバータＩ６、FETT２とと
FETT３となり大きいため、FETT２とFETT３
のゲートに入る立上り立ち下りが純くなるが、本
実施例による第２図の回路構成ではインバータＩ
１５の負荷はFETT１２，Ｔ１３だけであるため
FETT１２，Ｔ１３のゲートに入る信号の立上り
立下りが鋭くフリツプフロツプが安定動作する。
Ｉ５の負荷はインバータＩ６、FETT２とと
FETT３となり大きいため、FETT２とFETT３
のゲートに入る立上り立ち下りが純くなるが、本
実施例による第２図の回路構成ではインバータＩ
１５の負荷はFETT１２，Ｔ１３だけであるため
FETT１２，Ｔ１３のゲートに入る信号の立上り
立下りが鋭くフリツプフロツプが安定動作する。
また、第１図に示されるデータフリツプフロツ
プ回路と第２図に示される本実施例のデータフリ
ツプフロツプ回路との速度を計算機シミユレーシ
ヨンによつて求め比較した結果を第４図に示す。
第４図は横軸に電源電電圧、縦軸にクロツク入力
が変化してからデータ入力Ｑあるいはに出力さ
れるまでの遅延時間を計算したものである。ａ，
aaは出力端子Ｑからの出力が低レベルから高レ
ベルに変化する遅れ、ｂ，bbは出力端子から
の出力が低レベルから高レベルに変化する遅れ、
ｃ，ccは出力端子Ｑからの出力が高レベルから低
レベルに変化する遅れ、ｄ，ddは出力端子か
らの出力が高レベルから低レベルに変化する遅れ
を示し、ａ，ｂ，ｃ，ｄは従来の回路構成、aa，
bb，cc，ddは本実施例の回路構成によるもので
ある。電源電圧1Vにおいて出力端子Ｑからの出
力が、高レベルから低レベルに変化する場合５
％、逆に低レベルから高レベルに変化する場合22
％、出力端子からの出力が、高レベルから低レ
ベルに変化する場合は26％、逆に低レベルから高
レベルに変化する場合７％、それぞれ速くなつて
おり、伝達ゲートに入る信号を伝達ゲート以外の
ゲート回路によつてクランプしないことによる有
効性が示されている。
プ回路と第２図に示される本実施例のデータフリ
ツプフロツプ回路との速度を計算機シミユレーシ
ヨンによつて求め比較した結果を第４図に示す。
第４図は横軸に電源電電圧、縦軸にクロツク入力
が変化してからデータ入力Ｑあるいはに出力さ
れるまでの遅延時間を計算したものである。ａ，
aaは出力端子Ｑからの出力が低レベルから高レ
ベルに変化する遅れ、ｂ，bbは出力端子から
の出力が低レベルから高レベルに変化する遅れ、
ｃ，ccは出力端子Ｑからの出力が高レベルから低
レベルに変化する遅れ、ｄ，ddは出力端子か
らの出力が高レベルから低レベルに変化する遅れ
を示し、ａ，ｂ，ｃ，ｄは従来の回路構成、aa，
bb，cc，ddは本実施例の回路構成によるもので
ある。電源電圧1Vにおいて出力端子Ｑからの出
力が、高レベルから低レベルに変化する場合５
％、逆に低レベルから高レベルに変化する場合22
％、出力端子からの出力が、高レベルから低レ
ベルに変化する場合は26％、逆に低レベルから高
レベルに変化する場合７％、それぞれ速くなつて
おり、伝達ゲートに入る信号を伝達ゲート以外の
ゲート回路によつてクランプしないことによる有
効性が示されている。
尚、データフリツプフロツプ以外の伝達ゲート
を有する半導体回路においても、伝達ゲートの駆
動回路をその入力端に並列に接続された２つの回
路で構成し、その一方が１つのインバータからな
るものであつて逆相パルスを出力するものであ
り、且つ他方が２つの縦続接続されたインバータ
からなるものであつて正相パルスを出力するよう
に構成することで、伝達ゲートを有効に利用する
ことができる。
を有する半導体回路においても、伝達ゲートの駆
動回路をその入力端に並列に接続された２つの回
路で構成し、その一方が１つのインバータからな
るものであつて逆相パルスを出力するものであ
り、且つ他方が２つの縦続接続されたインバータ
からなるものであつて正相パルスを出力するよう
に構成することで、伝達ゲートを有効に利用する
ことができる。
（考案の効果）
この考案は以上説明したように、伝達ゲート回
路のゲート端子に入る高レベル信号を、駆動回路
の他のシヨツトキ接合につつてクランプしないよ
うにしているので、安定で且つ高速な半導体回路
を得ることができる。
路のゲート端子に入る高レベル信号を、駆動回路
の他のシヨツトキ接合につつてクランプしないよ
うにしているので、安定で且つ高速な半導体回路
を得ることができる。
第１図はMOSFETを構成要素とするデータフ
リツプフロツプ回路を示す図であり、第２図はこ
の考案の実施例を説明するためのデータフリツプ
フロツプ回路図、第３図は本実施例で用いたイン
バータの回路図、第４図は第１図に示される回路
と第２図に示される本実施例の回路との速度を計
算機シミユレーシヨンによつて求め比較した図で
ある。 Ｄ…データ入力端子、Ｃ…クロツク入力端子、
Ｑ…データフリツプフロツプの出力端子、はＱ
の逆相出力端子、Ｔ１〜Ｔ４…MESFET、Ｉ１
〜Ｉ６…インバータ、Ｔ１１〜Ｔ１４…
MESFET、Ｉ１０〜Ｉ１６…インバータ、Ｖ…
定電位電源電圧、３１…ノーマリオフ型
MESFET、３２…ノーマリオン型MESFET。
リツプフロツプ回路を示す図であり、第２図はこ
の考案の実施例を説明するためのデータフリツプ
フロツプ回路図、第３図は本実施例で用いたイン
バータの回路図、第４図は第１図に示される回路
と第２図に示される本実施例の回路との速度を計
算機シミユレーシヨンによつて求め比較した図で
ある。 Ｄ…データ入力端子、Ｃ…クロツク入力端子、
Ｑ…データフリツプフロツプの出力端子、はＱ
の逆相出力端子、Ｔ１〜Ｔ４…MESFET、Ｉ１
〜Ｉ６…インバータ、Ｔ１１〜Ｔ１４…
MESFET、Ｉ１０〜Ｉ１６…インバータ、Ｖ…
定電位電源電圧、３１…ノーマリオフ型
MESFET、３２…ノーマリオン型MESFET。
Claims (1)
- 【実用新案登録請求の範囲】 ノーマリオフ型の第１シヨツトキゲート電界効
果トランジスタと、シヨツトキゲート電界効果ト
ランジスタを構成要素とした１もしくは縦続接続
された複数のインバータを含む第１段回路と、 ノーマリオフ型第２シヨツトキゲート電界効果
トランジスタと、シヨツトキゲート電界効果トラ
ンジスタを構成要素とした１もしくは縦続接続さ
れた複数のインバータを含む第２段回路とが縦続
接続されたものを備え、 シヨツトキゲート電界効果トランジスタを構成
要素とする複数のインバータからなつて正相パル
ス及び逆相パルスを出力する駆動回路を備え、前
記正相パルス出力が前記第１シヨツトキゲート電
界効果トランジスタのゲートへ与えられ、且つ逆
相パルス出力が前記第２シヨツトキゲート電界効
果トランジスタのゲートへ与えられる半導体回路
において、 前記駆動回路がその入力端に並列に接続された
２つの回路からなり、その一方がインバータから
なるものであつて逆相パルスを出力するものであ
り、且つ他方が複数の縦続接続されたインバータ
からなるものであつて正相パルスを出力するもの
であることを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4908684U JPS60163829U (ja) | 1984-04-05 | 1984-04-05 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4908684U JPS60163829U (ja) | 1984-04-05 | 1984-04-05 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60163829U JPS60163829U (ja) | 1985-10-31 |
| JPH0247638Y2 true JPH0247638Y2 (ja) | 1990-12-14 |
Family
ID=30565948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4908684U Granted JPS60163829U (ja) | 1984-04-05 | 1984-04-05 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60163829U (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2818417B2 (ja) * | 1988-06-10 | 1998-10-30 | 日本電気アイシーマイコンシステム株式会社 | スタティックフリップフロップ回路 |
| CN105513644B (zh) | 2009-09-24 | 2019-10-15 | 株式会社半导体能源研究所 | 驱动器电路、包括驱动器电路的显示设备以及包括显示设备的电子电器 |
-
1984
- 1984-04-05 JP JP4908684U patent/JPS60163829U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60163829U (ja) | 1985-10-31 |
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