JPH01204164A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に、キャッシュメモリ
のアドレスアレイの障害を処理できるキャッシュメモリ
制御装置に関する。

〔従来の技術〕

従来、この種のキャッシュメモリ制御装置は。

アドレスアレイのエラー検出手段としてパリティを備え
、アクセス毎にパリティチェックをするのが一般的に行
なわれている。また、キャッシュアクセス用のアドレス
アレイと主記憶とのデータ一致チェック用アドレスアレ
イに対して、各特徴に従かったチェック方法及びヒツト
判定は行なわれていない。

〔発明が解決しようとする課題〕

上述した従来のキャッシュメモリ制御装置では。

アドレスアレイの特徴に応じたエラー検出方法及びヒツ
ト判定方法を採用していないため、アドレスアレイ障害
を容易に救済することができなかった。すなわち、従来
のヒツト判定方法では、アドレスアレイ障害時のキャッ
シュ読出しデータが保証できないため、実行中のオペレ
ーションを抑止する必要があシ、その抑止タイミングを
命令と命令の切れ目とするような制御が不可能であった
。

命令の途中でアドレスアレイ障害が発生すると。

走行中の命令を正常に終了することが不可能でかつ再試
行も不可能な場合が起こるため、走行中のプログラムは
中断されてしまい、プログラムの内容によってはシステ
ムダウンとなることが避けられないという欠点があった
。

〔課題を解決するだめの手段〕

本発明によるキャッシュメモリ制御装置は、主記憶のデ
ータの一部の写しを記憶するデータアレイと、該データ
アレイと前記主記憶との対応情報を記憶する第１のアド
レスアレイと、該第１のアドレスアレイと同じ情報を記
憶している二重化された第２のアドレスアレイと、前記
第１のアドレスアレイを調べてヒツトのとき論理“１″
レベルを出力する第１のヒツト検出回路と、前記二重化
された第２のアドレスアレイを調べてヒツトのとき論理
′１″レベルを出力する二重化された第２のヒツト検出
回路とを有し、前記データアレイをアクセスする際には
前記第１のヒツト検出回路で対応情報とそのパリティの
一致を調べてヒツトか否か判定し、前記データアレイと
前記主記憶とのデータ不一致の発生をチェックする際に
は前記二重化された第２の検出回路の出力の論理和が°
１″のときヒツトと判定するようにしたことを特徴とす
る。

以下ポロ 〔実施例〕 以下９本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例によるキャッシュメモリ制御
装置の構成を示すブロック図である。

アドレスレジスタ１０は、メモリアクセス要求のアドレ
スを受付は保持する。アドレスアレイ３０は、キャッジ
アクセス時にデータアレイ７０と同時に索引され、結線
１０２で示される要求アドレスの一部を記憶することに
より、メモリとデータアレイ７０との対応を管理する。

検出回路５０は、アドレスアレイ３０と要求アドレスを
比較し、一致したとき論理゛１″レベルを結線５０１に
出力する。検出回路５０での比較対象は結線１０２で示
される要求アドレスの一部と結線１０２上のデータを記
憶しているアドレスアレイ３０内データであるが、各々
、比較対象データのパリティ・ビットも比較対象として
いる。パリティ・チェックの結果が不正であった場合、
結線５０２でエラー発生を通知する。結線１０４で読出
されたデータアレイ７０の出力はヒツト信号（結線５０
１）が論理”１”レベルのとき有効となる。本実施例で
はルベルの場合を示しているが。

２レベル以上（アドレスアレイ３０．データアレ定回路
６２が各々レベル数存在する）の場合は。

ヒツト信号がレベル毎に存在し、ヒツト信号が論理″１
”レベルドナったレベルのデータアレイ７０出力が有効
となる。

一方、他装置からの主記憶書込みによるキャッジ−メモ
リと主記憶データの不一致の発生チェックのために、他
装置からの主記憶書込みアドレスを保持するアドレスレ
ジスタ２０．アドレスアレイ３０の写しを記憶するコピ
ーアドレスアレイ４０とその写しのコピーアドレスアレ
イ４１．アドレスレジスタ２０とコピーアドレスアレイ
４０の一致を検出したとき論理パ１”レベルを結線６０
上上に・出力する検出回路６０．アドレスレジスタ２０
とコピーアドレスアレイ４１との一致を検出したとき論
理″１”レベルを結線６１１上に出力する検出回路６１
．および結線６０１と結線６１１を介して送られてくる
信号を判定し、その論理和の番号をコピーアドレスヒツ
ト信号（以下、ＣＡヒツト信号と略す）として結線６２
１に出力するとともに、その排他的論理和をコピーアド
レスエラー信号（以下、ＣＡエラー信号と略す）として
結線６２２上に出力する判定回路６２を備えている。

制御回路８０は第１図に示す各ブロックを制御する回路
であるが９本発明と関係する信号のみを結線で示してい
る◇ 次に第１図に示した実施例の概略の動作について説明す
る。

メモリアクセス要求があった場合、その要求アドレスは
結線１０１を介してアドレスレジスタ１０にセットされ
る。この要求アドレスに対して。

それに対応するデータがキャッシュ（データアレイ７０
）に登録しであるか否かが、検出回路５０で調べられ、
登録されていれば、結線５０１上にヒツト信号が出力さ
れ、制御回路８０へ通知される。制御回路８０はヒツト
信号を受は付けると。

結線１０４で読出されたデータを有効とする。もし、未
登録であれば、主記憶の読出しが起動されるが、詳細動
作は省略する。

一万、他装置から主記憶に対し書込みが実行された場合
、その書込みアドレスがアドレスレジスタ２０にセット
される。その書込みアドレスは検出回路６０．６１で調
べられ、もしキャッシュ登録上のデータに対する書込み
の発生があれば２判定回路６２からＣＡヒツト信号が結
線６２１上に出力され、制御回路８０へ通知される。制
御回路８０はこの通知を受は付けると、上記書込みアド
レスをアドレスレジスタ２０からアドレスレジスタ１０
へ転送し、コピーアドレスアレイ４０゜４１とアドレス
アレイ３０内の該当するエントリの有効性ビットを０”
とすることによシ登録を無効化する。

一方、キャッシュへの登録は、前述のキャッシュ未登録
検出により起動され、この場合はアドレスレ・ゾスタｌ
Ｏからアドレスレジスタ２０へ要求アドレスが転送され
た後、アドレスアレイ３０とコピーアドレスアレイ４０
．４１へ同時に同じ情報が登録される。

このようにして、アドレスアレイ３０とコピーアト９レ
スアレイ４０，４１の内容は、常に一致するよう制御さ
れており、アドレスアレイはキャッシュアクセス時専用
に使用され、コピーアドレスアレイ４０．４１は、主記
憶上のデータとキャッシュ上のデータとの一致性のチェ
ック専用に使用されている。

以上、各回路が全て正常に動作した場合について述べた
が、以下に故障によシ異常が発生した場合について述べ
る。

（１−１）アドレスアレイ３０が故障で正常時はヒツト
となる場合 この場合、アドレスアレイ３０の出力（結線３０１　）
データはパリティが不正となることがある。従って、検
出回路５０はデータビットあるいはパリティビットの不
一致によりヒツト検出に失敗し、ミスと判定される。ミ
スと判定されるとキャッシュ読出しを中止し、主記憶か
らの読出しを行なうことにより正しいデータを読出すこ
とが可能である。一方、ノクリティビソト又はデータビ
ットの不正によυパリティエラーが発生し、結線５０２
を介してアドレスアレイエラー（以下。

ＡＡエラーと略す〕が制御回路８０へ通知される。

制御回路８０は、ＡＡエラー信号を受は付けると、障害
発生をシステムの障害処理部（図示せず）へ通知する。

障害処理部は９本信号を受は付けると、決められた処理
を行なうが、この処理内容は発明の範囲外であるため、
−例を簡単に説明する。

ＡＡエラーは、演算処理装置の制御部（図示せず）に通
知され、制御部では現在実行中の命令の終了を待ってシ
ステムの障害処理部へ障害発生とその内容を報告し、後
続命令の実行を抑止する。

報告を受けたシステムの障害処理部は、エラー発生のあ
ったキャッジ−を切離すか、あるいは複数レベル構成の
場合はエラー発生のあったレベルの切離しを行なった後
、演算処理装置に対しキャノシーリセット後、後続命令
の再開を指示する。キャッシュの切離しは、アドレスア
レイ、コピーアドレスアレイ、データアレイとも行なわ
れる。演算処理装置を複数備えるシステムにおいては、
エラー発生のあった演算処理装置を切離し、正常な演算
処理装置により、エラー発生のあった演算処理装置の後
続命令の開始を指示する等の方法がある。このように、
ＡＡエラーが発生しても走行中のプログラムを続行する
ことが可能である。

（１−２）アドレスアレイ３０が故障で正常時ミスとな
る場合アドレスアレイ３０上でデータの１ビツト故障が
あった場合、誤ってデータが一致することも考えられる
が２本発明では、ノやりティビットも同時に一致をチェ
ックしているため、パリティ不一致となりヒツト判定す
ることはない。この場合、データ一致でかつ／？リティ
不一致によりＡＡエラーを結線５０２を介して制御回路
８０へ通知する。

以上、（１−１）、（１−２）で説明したように。

ＡＡ故障の場合、誤ってキャッシュ上のデータを使用す
ることがなく、従って命令の実行内容が保証できる。こ
のようにＡＡエラーを容易に救済することが可能である
。

次にコピーアドレスアレイ４０が故障した場合について
説明する。

（２−１）ＣＡエラーで正常時ヒツトとなる場合ＣＡエ
ラーのため、検出回路６０はヒツトの検出を失敗する可
能性がある。一方、コピーアドレスアレイ４１は正常な
ので検出回路６１は正しくヒツトを検出する。このため
２判定回路６２では。

検出回路６０よシミス（ヒツトでない）の報告ヲ受け、
検出回路６１からヒントの報告を受けることになる。こ
の場合、前述のように判定回路６２ではヒツトと判定し
、かつＣＡエラーを報告する。

従って、コピーアドレスアレイ４０が故障しても他装置
からの主記憶への書込みが反映され、主記憶とキャッシ
ュのデータの一致が保障される。制御回路８０にＣＡエ
ラーが受は付けられた後の処理は、（１−１）で示した
処理と同様である。

（２−２）ＣＡエラーで正常時ミスの場合ＣＡエラーの
ため、誤って検出回路６０でヒツトを検出する可能性が
ある。この場合も判定回路６２で検出回路の報告が不一
致となるため、ＣＡエラーを制御回路８０に報告する。

この場合、キャッシュの登録取消しは不要であるが、キ
ャッシュの登録取消しを前述の手順で実行する。これに
より、余分にキャッシュデータの取消しが行なわれるが
、データの正当性は保障される。

〔発明の効果〕

以上説明したように本発明は、キャッシュアクセス用ア
ドレスアレイのヒツト検出は・母すティビットの一致も
含めて検出し、主記憶とキャッジ−の一致チェック用の
コピーアドレスアレイと検出回路は二重化して少なくと
も一方がヒツトのときヒツトと判定することにより、単
一故障発生時でも動作保証を可能とし、走行中のプログ
ラムにダメージを与えることなく障害処理できるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるキャッジ−メモリ制御
装置の構成を示すブロック図である。 １０．２０・・・アドレスレヅスタ、３０・・・アドレ
スアレイ、４０．４１・・・コピーアドレスアレイ。 ピ ５０．６０，６１・・・−数構出回路、６２・・・ｊッ
ト判定回路、７０・・・データアレイ、８０・・・制御
回路。

Claims (1)

【特許請求の範囲】
1. １、主記憶のデータの一部の写しを記憶するデータアレ
   イと、該データアレイと前記主記憶との対応情報を記憶
   する第１のアドレスアレイと、該第１のアドレスアレイ
   と同じ情報を記憶している二重化された第２のアドレス
   アレイと、前記第１のアドレスアレイを調べてヒットの
   とき論理“１”レベルを出力する第１のヒット検出回路
   と、前記二重化された第２のアドレスアレイを調べてヒ
   ットのとき論理“１”レベルを出力する二重化された第
   ２のヒット検出回路とを有し、前記データアレイをアク
   セスする際には前記第１のヒット検出回路で対応情報と
   そのパリティの一致を調べてヒットか否か判定し、前記
   データアレイと前記主記憶とのデータ不一致の発生をチ
   ェックする際には前記二重化された第２の検出回路の出
   力の論理和が“１”のときヒットと判定するようにした
   ことを特徴とするキャッシュメモリ制御装置。