JPH0430619B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、コンピユータおよびデータ処理機械
において使用されるエラー検出および補正回路に
関し、特に障害許容型コンピユータ・システムに
おける障害の検出に関する。

ほとんどの最近のコンピユータおよびデータ処
理機械における電子回路は３つの充分に規定され
た論理グループ即ちロジツク・モジユールに構成
することができるが、その各々はコンピユータの
全体的なデータ処理機能の達成における特定の従
属機能を実施するものである。例えば、ほとんど
のコンピユータは中央処理モジユール、記憶モジ
ユールおよび入出力モジユールを含んでいる。

コンピユータ・システムにおける中央処理モジ
ユールは、一般に、コンピユータにおけるタイミ
ングおよび制御操作および所要の実際のデータ操
作即ち計算を行なうように機能する。記憶モジユ
ールは初期データおよび中央処理モジユールによ
り生成される計算結果を記憶するため使用され
る。最後に、コンピユータ・システムの外部の環
境から中央処理モジユールおよび記憶モジユール
へのデータの受取りおよび転送のため、またコン
ピユータ・システムにより実施される計算の結果
の外部の環境に対する転送のため入出力モジユー
ルが使用される。

典型的なコンピユータにおける３つの形式の各
論理モジユールは、３つの主なコンピユータのモ
ジユールの諸機能と同様な機能を有する３つのサ
ブモジユール、即ち処理兼制御装置、記憶装置お
よび入出力装置に分割することができる。

例えば、典型的な中央処理モジユールは３つの
装置、即ち処理兼制御装置、記憶装置および入出
力装置に分割することができる。

このデータ処理兼制御装置は、モジユールの操
作の制御に必要な一連の信号を生成し、あるいは
実際のデータの演算即ち計算を実施する。中央処
理モジユールにおける演算論理装置は、この機能
装置の一例である。同様に、記憶モジユールにお
けるタイミングおよびアドレス・ゼネレータは、
この種の機能装置の他の例である。

第２の機能装置は、データ処理兼制御装置によ
り生成されるデータを一時的に記憶する記憶装置
である。記憶機能装置の事例としては、中央処理
モジユールにおけるキヤツシユ・メモリー、記憶
モジユールにおけるメモリー・アレー、または入
出力モジユールに配置されるデータおよび指令バ
ツフア・メモリーがある。

第３の機能装置は、あるモジユールを情報伝達
バスに対して結合し、このバスは前記モジユール
を他のモジユールまたは外部の環境に結合するイ
ンターフエース装置である。インターフエース装
置の事例としては、中央処理および記憶モジユー
ルにおけるデータ・バス・ドライバおよび入出力
モジユールにおける入出力バス・ドライバがあ
る。

データの保全性を失うことなく回路の誤動作も
しくは故障に耐え得る障害許容型コンピユータに
おいては、３つの形式の全ての機能装置における
故障を検出することが必要となる。障害の検出の
後、コンピユータ・システムは、誤りを含む出力
が正確なものとして受入れられることのないよう
にある種の警報を生成することなく誤りのある出
力を生成することを阻止するに充分迅速に応答し
なければならない。更に、コンピユータ・システ
ムは、障害が発生した時実行中であつた計算が再
開できるように、障害自体によつて生じるおそれ
がある誤りを含む入力または出力によつて生じた
その内部に記憶されたデータ・ベースの破壊を防
止するものでなければならない。

従来の障害検出方法は２つの形式があり、即ち
エラー検出コーデイングおよび重複／比較法であ
る。エラー検出コードが記憶機能装置およびイン
ターフエース機能装置の操作性を監視するための
有効な手段を提供するものであることが長い間認
識されてきた。また、エラー検出コードはデータ
処理および制御機能装置の操作性を監視するため
には実用的ではないことも周知である。従つて、
エラー検出コードは、最小限度の障害検出しか必
要でないかあるいは障害の検出が必要であるが基
本的な障害非許容型コンピユータのコストと比較
して僅かに大きなコストで検出が可能である場合
のように、制約のある障害の検出および監視しか
要求しない環境における障害許容型コンピユータ
においてしばしば使用されてきた。

高度の障害許容度を要求した従来技術の障害許
容型コンピユータは、記憶装置の保護のためのエ
ラー検出コーデイング法およびデータ処理兼制御
装置の保護のための重複／比較手法を使用してき
た。ある従来技術の障害許容型コンピユータは、
論理モジユール・レベルにおける複写および比較
法を使用するものであるが、更にしばしばこのよ
うな手法はシステムの出力レベルにおいて使用さ
れている。

論理モジユール・レベルにおいて使用される従
来の重複および比較型コンピユータの形態におい
ては、各々が機能的に完全一体となる２つの同じ
モジユールが使用される（この装置は、付加的な
回路を要することなく完全な計算またはデータ操
作を行なうことができる。）。特に、重複するモジ
ユールの各々は、完全なデータ処理兼制御装置、
データ処理兼制御装置をサービスするに充分な記
憶容量を有する一体となる記憶装置、および１つ
以上のインターフエース装置を含んでいる。

操作中、重複する各モジユールにおいては、デ
ータ処理兼制御装置は専ら内部のアドレス・バス
およびデータ・バス上のその局部的記憶装置によ
り作動する。障害の検出および監視は、２つの同
じモジユールを同じ機能に対して専用化し、連続
的または規則的に出力を比較することによつて達
成される。多くの従来技術のシステムにおいて
は、所要の比較を行なうため、２つの同じモジユ
ールが外部バスによつて相互に結合されている。
同じモジユールの各々は、その比較モジユールお
よびコンピユータ・システムの残部の双方からの
バスから入力を受入れる。高い信頼性を得るため
に、外部バスもまた重複しなければならない。

多くの従来技術の構成において、同じモジユー
ルの一方はシステムの残部により通常使用される
出力を生成するが、第２のモジユールは専ら第１
のモジユールの出力との比較のため使用される出
力を生成する。他の従来技術のシステムにおいて
は、両方のモジユールの出力は比較の目的のため
システムの残部によつて使用される。

このような従来の複写および比較方式における
１つの問題は、その回路の利用が無駄が多いこと
である。特に、従来技術の重複および比較方式
は、比較し得る障害非許容型システムの場合に必
要とされるものの２倍ものメモリーを使用する。
更に、唯１つのバスしか使用しない障害非許容型
システムと同じデータ処理量を得るために、各モ
ジユール対に対して２つの外部バスを使用しなけ
ればならない。小型コンピユータ・システムにお
いてはこのような複雑さの増大は受入れられよう
が、大型コンピユータ・システムにおいては、複
雑さの増加はコストの大きな増加ならびに回路数
における大きな増加をもたらす結果となり、この
ため更に製造コストならびに交換の可能性を増加
することになる。

従つて、本発明の目的は、コンピユータ・シス
テムにおける障害検出および監視回路を簡素化す
ることにある。

本発明の別の目的は、従来の重複兼比較手法の
それと等しい障害検出および監視能力を有する簡
素化された障害検出回路の提供にある。

本発明の更に別の目的は、単一の回路構成要素
の故障から生じる全ての障害を検出することがで
きる障害検出兼監視回路の提供にある。

本発明の他の目的は、障害非許容型コンピユー
タ・システムにおいて必要とされる同じ全記憶容
量しか使用しない障害許容兼自己検査型コンピユ
ータ回路の提供にある。

本発明の更に別の目的は、障害非許容型コンピ
ユータ・システムにおいて必要となるものと同じ
幅および数の外部バスしか必要としない障害非許
容兼自己検査型コンピユータ回路の提供にある。

上記の諸目的および問題は、障害許容型コンピ
ユータのための回路が２つの同じ半部で構成され
る本発明の一実施例において解決される。各半部
はそれ自体機能的に完全な回路ではないが、２つ
の同じ半部が１つに結合されて機能的に完全な回
路を提供することができる。特に、１つの完全な
データ処理兼制御装置が２つの同じ半部に配置さ
れるが、各データ処理兼制御装置のサービスに必
要な全メモリーの半分のみが２つの同じ半部の
各々に配置される。

作用においては、同じ各装置におけるデータ処
理兼制御ロジツクは全てのデータについて作動す
る。各装置におけるデータ処理兼制御ロジツクに
より使用されるデータの半分は装置自体のメモリ
ーから、もしくはこの装置自体の外部バスのイン
ターフエースを介して検索される。データの残り
の半分は、組をなす装置に配置されたメモリーか
らまたは組をなす装置の外部バスを介して検索さ
れ、この組をなす装置から専用化された装置間バ
ス上の装置に対して転送される。

各装置におけるデータ処理兼制御装置により生
成されるアドレス情報は各メモリー半部に対して
与えられ、別の装置間信号経路によつて同じ装置
間で比較される。

同様に、同じ装置の各々におけるデータ処理兼
論理装置により生成されるデータ情報の半分はメ
モリーもしくは前記装置に配置された外部バスの
インターフエースに対して与えられる。データ処
理兼論理装置により生成されるデータ情報の残部
は、組をなす装置に配置されたデータ処理兼制御
装置により生成されるデータ情報の対応する半分
と比較されるため装置間の信号経路上に送出され
る。

メモリーに記憶される情報および外部バス上に
送出され受取られる情報は、エラー検出コードに
よつて保護される。特に、外部バスから情報が受
取られる時および情報がデータ処理兼制御装置に
対して送られる時、エラー検出コードが検査され
る。データ処理兼制御装置によつて生成される情
報は、この情報がメモリーまたは外部バスに対し
て送られる前に符号化される。

例示した障害許容型シスチムにおいては従来技
術の重複兼比較装置において必要とされる全メモ
リーの僅かに半分しか必要でなく、また前記外部
バスは従来技術の装置におけるものの半分の幅し
か必要としないため、本発明の回路はコストおよ
び複雑さにおける低減をもたらす結果となるが、
その程度は外部バスの幅および重複するモジユー
ルに置かれるメモリーの容量に依存する。更に、
従来の重複兼比較方式において必要な重複する外
部バスのインターフエースの１つは、１対１の接
続となる装置間信号経路により置換することがで
き、このため必要な回路の複雑さはかなり軽減さ
れる。

第１図は、従来技術の重複および比較による障
害検出手法を用いる典型的な従来技術の論理モジ
ユールを示すブロツク図である。前述の如く、こ
のモジユールは一例としてデータ処理兼制御モジ
ユール、記憶モジユールまたはインターフエー
ス・モジユールでよい。論理モジユールは、各々
がモジユール単独でこのモジユールから要求され
る全ての機能およびタスクを実施できるという意
味において完全な機能モジユールである２つの重
複する半分からなつている。各重複モジユール
は、外部バスによりコンピユータ・システムの残
部に対して接続されている。冗長度を保持するた
め、外部バスもまた重複され、便宜上バス「Ａ」
および「Ｂ」と呼ぶ（第１図におけるバス１４４
および１４６）。両方のモジユールは、各モジユ
ールが同じデータについて同時に作動するように
各外部バスに対し接続されてなければならない。
各モジユールの出力は、外部バスを介してその比
較モジユールと比較される。

更に、モジユール１は、データの計算を行ない
かつモジユール回路の作動を制御するデータ処理
兼制御装置１００からなる。このような装置は、
通常、種々のモジユール要素間の情報の流れを制
御するため使用されるクロツクおよび順序付け回
路を含んでいる。データ処理兼制御回路の真の性
格はモジユールに依存することになる。例えば、
中央処理モジユールにおいては、タイミング兼ア
ドレス指定回路は、データの計算を行なう演算論
理装置、および種々のモジユール装置間のデータ
の流れを制御するため使用されるクロツク兼順序
付け回路を含むことになる。あるいはまた、もし
対象となるモジユールが記憶モジユールである場
合、メモリーのタイミングおよびアドレス・ゼネ
レータがデータ処理兼制御装置１００に含まれる
ことになる。モジユール１の重複であるモジユー
ル２もまた、内部のデータ処理兼制御回路１０２
を含んでいる。ブロツク１００および１０２に含
まれる計算の真の性格は公知であり、本発明の一
部を構成するものではない。

モジユール１および２の各々はまた、それぞれ
モジユール１に対する記憶装置１０４とモジユー
ル２に対する記憶装置１０８を含んでいる。デー
タ処理兼制御装置における如く、記憶装置１０
４，１０８の実際の構成は、対象となるモジユー
ルの形式に依存する。中央処理モジユールにおい
ては、記憶装置１０４，１０８はキヤツシユ・メ
モリーと対応する。一方、入出力ポート回路につ
いて考察すれば、記憶装置１０４，１０８はデー
タおよび指令バツフアと対応する。同様に、記憶
モジユールの場合には、実際のメモリー・アレー
は記憶装置１０４，１０８と対応することになろ
う。データ処理兼制御装置における如く、ブロツ
ク１０４，１０８における回路の真の性格は周知
であり、本発明の理解のために重要なものではな
い。

記憶装置１０４は、データ処理兼制御装置１０
０からアドレス・バス１１２を介してアドレス情
報を受取る。記憶装置１０８は、同様に、データ
処理兼制御装置１０２からアドレス・バス１０８
を介してアドレス情報を受取る。バス１１２およ
び１１８は第１図においては一本の線として示さ
れるが、一般の慣例に従つてこれらバスは実際に
は同時に複数の信号を転送することができる多数
のワイヤ経路からなつている。バスにおけるワイ
ヤの本数は、バスの「幅」を構成する。

モジユール１およびモジユール２の双方は、そ
の組をなすモジユールとは独立的に幅「Ｎ」のデ
ータ・ワードを取扱い処理することができる。各
モジユールは、別個の外部バスによりコンピユー
タ・システムの残部と接続される。信頼性の理由
から、各モジユールはまた外部バスと関連する他
方のモジユールに置かれた情報を監視する。特
に、モジユール１は、バス１４６からモジユール
へ、またこのモジユールからバス１４６への情報
の転送を許容するバス・インターフエース１３４
により「Ｂ」バス１４６と通信する。同様に、モ
ジユール２はインターフエース１３８によつて
「Ａ」バス１４４と通信することができる。

モジユール１はまた、バス１４４からモジユー
ル１への一方向の情報伝達を許容するモニター・
インターフエース１３２によりモジユール２によ
る「Ａ」バス１４４上に生成された情報を監視す
ることができる。モジユール２もまた、モニタ
ー・インターフエース１４２によりモジユール１
による「Ｂ」バス１４６上に生成された情報を監
視することができる。インターフエース１３２，
１３４，１３８および１４２における回路は周知
の構造のものであり、これ以上本文に論述しな
い。

記憶装置１０４における記憶のためのデータは
データ処理兼制御装置１００により生成すること
ができ、あるいは外部の「Ｂ」バス１４６上でコ
ンピユータ・システムの残部から受取ることがで
きる。特に、データはデータ処理兼制御装置１０
０および記憶装置１０４間で局部データ・バス１
１４、データ・バス・ドライバ１２０およびＩ／
Ｏバス１１５上に転送することができる。「Ｂ」
バス１４６上の情報は、Ｉ／Ｏバス・ドライバ１
２４およびバス・インターフエース１３４によつ
て、記憶装置１０４とコンピユータ・システムの
残部との間に移動させることができる。

同様に、データはデータ処理兼制御装置１０２
と記憶装置１０８間の局部データ・バス１１６、
ドライバ１２２およびＩ／Ｏバス１１７を介して
送られる。モジユール２におけるインターフエー
ス１３８はＩ／Ｏバス・ドライバ１２６を介して
Ｉ／Ｏバス１１７と「Ａ」バス１４４間に情報を
送る。

モジユール１により生成された「Ｂ」バス１４
６における情報はモジユール２におけるモニタ
ー・インターフエース１４２を介して比較回路１
３０に対して与えられる。比較回路１３０もまた
ドライバ１２６から入力を受取り、これによりモ
ジユール２により生成されたＩ／Ｏバス１１７上
の情報をモジユール１により生成され「Ｂ」バス
１４６上に送られる同じ情報と比較する。ドライ
バ１２７を含むモジユール２における別の経路
は、モジユール２における情報を更新しこれがモ
ジユール１と同じデータにより作動することを保
証するため、「Ｂ」バス１４６上の情報がメモリ
ー１０８もしくはデータ処理兼制御装置１０２に
対して駆動されることを許容する。

同様に、モジユール２により生成された「Ａ」
バス１４４上の情報は、モジユール１におけるイ
ンターフエース１３２を監視するため与えられて
ここから比較回路１２８に対して与えられ、この
回路は「Ａ」バス１４４上の情報をＩ／Ｏバス１
１５上のモジユール１により生成される情報と比
較する。モニター・インターフエース１３２によ
り取扱いされる情報もまた、ドライバ１２５を介
してメモリー１０４またはデータ処理兼制御装置
１００に対して与えることができる。

従来技術の重複および比較方式は、両方のモジ
ユールにより生成された出力情報を比較して出力
が等しいかどうかの障害条件を信号することによ
り障害の検出および監視を行なう。一般に、１つ
以上の「構成要素」の故障のために「故障」が電
子回路において生じ得ることは公知である。本文
において、用語「構成要素」とは、その要素が１
つ以上の共通の故障モードに置かれる電子回路を
意味する。例えば、集積回路は、供給電圧とアー
スとの間の直接の電気的短絡を生じる「パンク」
の故障を含むある周知の故障モードに置かれる。
このような故障は、回路中の各要素を不作用状態
にし、その結果集積回路は障害許容構成における
単一の「構成要素」と考えられる。

また、従来技術の重複および比較方式において
は、以下の条件の内の１つが存在しなければ、モ
ジユール出力を異なるものにするいずれか一方の
重複モジユールにおける１つの故障が検出され
る。即ち、 (1) 矛循を検出すべきコンパレータもまた故障し
た。

(2) 両方のモジユールが機能的に等しい故障を生
じ、その結果少なくとも瞬間的に同じであるが
誤りの出力を生じた。

(3) １つのモジユールが、予期されず更にその組
をなすモジユールにより監視されない出力を生
じるような状態で故障する。

(4) モニター・インターフエースの構成要素が、
その出力を適正な状態に維持しながらその入力
を無効化するような状態で故障する時。

従来技術の重複および比較方式は、上記の分類
の内最初の２つにおける故障は多くの構成要素の
故障を生じ、従つて特にモニターが適正に作動中
であることを保証するため周期的なテストを行な
う場合に、確率が非常に小さくなるため充分良好
に作動する。上記の３番目の分類における故障は
必ずしも多重の障害を生じるものではないが、も
し状態の制限された情報量が２つのモジユール間
に送られて比較されるならば、このような故障は
容易に検出することができる。

しかし、最後の分類の故障は、単一の構成要素
の故障から生じ得るものであるため確率の低い事
象ではない。例えば、１つのインバータにおける
短絡回路はその入力および出力の双方を論理レベ
ル「０」に保持するおそれが充分にある。もし故
障したインバータがモニター・インターフエース
にありかつバスに対する適正な出力が論理レベル
「１」にあつたならば、例えバス上の対応するビ
ツトが故障したコンパレータにより不適正な状態
に強制されたとしても、コンパレータに対する入
力は適正なものとなる。例えこのような故障がお
そらくはパターンを感知するものであつても（も
し、本例において、適正な出力が論理値「０」で
あれば、故障は検出されよう。）、完全に障害許容
型システムにおいては、例え１つの適正な出力で
もこれを検出されない状態で通過させてデータ・
ベースを破壊させることは一般に容認できない。

従つて、従来技術の障害許容型コンピユータに
おいては、この最後の類別の故障の検出のため２
つの方法が用いられてきた。１つの従来技術の方
法（第１図に示される）は、１つのバスにおいて
各モジユールに情報を生じさせて他方のバスにお
ける情報を監視させる２つの外部バスを使用する
ことであつた。この試みは、もしコンピユータ・
システムにおける全てのモジユールがこのように
作動するならば有効である。特に、前の事例にお
いては、問題を検出することなく異なる情報が依
然として１つのモジユール対から他のモジユール
対に対して送られることになる。しかし、もし受
取り側のモジユール対がその後これらの同じでな
い入力に基づいてバス上に情報を送出したなら
ば、そのバスのモニターはおそらくは情報が実際
に使用されてデータ・ベースを破壊する前に問題
を検出することになろう。この従来技術の試みは
２つの短所を免がれない。１つは故障の発生とそ
の検出との間の待ち時間が大きく、従つて故障の
発生源を判定してもしデータ・ベースが破壊され
たならばこれを回復することを潜在的に難しくす
ることである。この従来技術の方法における第２
の問題は、その資源の使用における効率が著しく
悪いこと、即ち障害非許容型システムにおける１
つのバスの処理量を提供するため２つの完全なバ
スを用いなければならないことである。

上記の４番目の類別の故障に対する対処のため
の別の従来技術の方法は、ある他のエラー制御法
との関連においてエラー検出コードを使用するこ
とである。このようなコードの使用は周知であ
り、４番目の故障に対しては有効な検出方法を提
供し得るものである。エラー検出コードの使用に
ついては、本発明の実施例の記述と関連して以下
に更に詳細に論述することにする。回路の複雑度
が著しく減少した前述の従来技術の重複および検
出方法に相当する障害許容特性を達成する本発明
の１つの実施例を第２図に示す。本発明のこの実
施例は２つの重複モジユールを使用する。しか
し、従来技術の重複兼比較装置とは対照的に、本
発明の各モジユールは完全な機能装置ではない。
更に、第２図のモジユール１はデータ処理兼制御
装置２００と、記憶装置２０４と、インターフエ
ース２３２、２３４とからなつている。データ処
理兼制御装置２００は、幅がＮのワードに対する
制御およびデータ操作を行なうことができる完全
なデータ処理兼制御装置である。しかし、記憶装
置２０４は、完全に機能するモジユールを構成す
るため必要な記憶装置の半分に過ぎない。特に、
メモリー２０４の半部は幅がＮ／２（プラス、パ
リテイ、ビツト）のワードを記憶することができ
るに過ぎない。更に、内部Ｉ／Ｏバス２１５およ
びバス・インターフエース２３２，２３４は幅
Ｎ／２（プラス、パリテイ、ビツト）のデータ・
ワードを取扱うことができるに過ぎない。

第２図に示されるように、モジユール２は、完
全に機能的なモジユールに対して必要となるメモ
リーおよびバス・インターフエース回路の半分し
か含まないという点でモジユール１の重複であ
る。更に、「Ａ」および「Ｂ」バス２４４および
２４６は、それぞれ、第１図に示される従来技術
の「Ａ」および「Ｂ」バスの幅の半分に過ぎない
のである。

本発明の１つの特質によれば、第２図に示され
るモジユール１および２は、従来技術の方式であ
つたメモリーおよびバス・インターフエース回路
の半部しか使用しないで、従来技術の重複および
比較方式の等しい障害検出能力を有する完全な機
能的な装置として作動することをモジユール対に
許容するため、モジユール間の両方のアドレスお
よびデータ情報の転送および比較を可能にするモ
ジユール間のバス経路によつて接続されている。

特に、データ処理兼制御装置２００，２０２は
同時に同じ入力データについて操作しかつ同じ出
力データおよびアドレス情報を生成する。データ
処理兼制御装置２００により生成されるアドレス
情報は、アドレス・バス２１２上を半分のメモリ
ー２０４に対して与えられてそれに記憶された情
報をアクセスする。メモリー２０４における情報
のアクセスの過程において、データ処理兼制御装
置２００もまたドライバ２７１を使用可能状態に
し、その結果バス２１２上のアドレス情報がドラ
イバ２７１を介して比較回路２７０の１つの入力
に送られる。アドレス・バス２１２上のアドレス
情報もまた比較回路２６５の１つの入力に対して
与えられる。

同時に、データ処理兼制御装置２０２はバス２
１８上のアドレス情報をメモリーの半分２１０に
対して与える。このアドレス情報もまた比較回路
２７０の残りの入力に対して与えられ、これによ
り処理兼制御装置２００により生成されるアドレ
ス情報と比較される。更に、データ処理兼制御装
置２０２はドライバ２７２を使用可能状態にして
そのアドレス情報を比較回路２６５に対して与
え、その結果二重の比較が同時に比較回路２６５
および２７０によつて行なわれる。アドレス情報
が２つの同じモジユールの各々において比較され
るため、例えばアドレス・コンパレータに対する
入力におけるバツフアの故障、もしくは１つのモ
ジユールにおける比較の誤りを生じることなく１
つのアドレスの修正を生じるコンパレータ自体の
故障もまた比較モジユールにおける比較の誤りを
阻止することができない。これは、１つのコンパ
レータにおいて監視され全ての信号が第２のコン
パレータによつて監視される前にあるドライバを
通過するためである。

同様な比較が、データ処理兼制御装置２００お
よび２０２により生成されるデータについて行な
われる。更に、モジユール１およびモジユール２
は同じものであるが、これらは各々コンピユー
タ・システムによつて特殊な表示が与えられ、各
モジユールは「Ｉ」モジユールまたは「Ｊ」モジ
ユールとして表わされる。この表示はシステムの
ソフトウエアまたはハードウエアによつて実施す
ることができる。例えば、各モジユールは、回路
の残部に対しモジユールを接続する相互に連結す
るソケツトにおけるピンにおける予め接続された
電圧を検出する従来の内部回路を有する。従つ
て、１つの特定のモジユールの表示はこれが挿入
されるソケツトの位置に依存する。この表示はモ
ジユール内のデータの流れ経路を決定するため使
用される。データ自体は２つの部分、即ち「Ｉ」
モジユール（「Ｉ」情報の半分）に記憶される１
つと「Ｊ」モジユール（「Ｊ」情報の半分）に記
憶される別のものに分割することができる。

特に、データ処理兼制御装置２００がインター
フエース２３２と２３４によつてメモリー２０４
に対し、あるいは外部バスに対して情報を伝達す
ることを欲する時、この装置はドライバ２２１お
よび２５４を使用可能状態にする。データ処理兼
制御装置２００により生成される情報の全て（幅
Ｎのデータ・ワード）は局部的なデータ・バス２
１４に対して送られるが、バス２１４上の情報は
情報の半分のみがドライバ２２１を介してＩ／Ｏ
バス２１５に行くように分割されている（便宜
上、「Ｉ」または「Ｊ」情報の半分により記憶さ
れる情報として表示される）。この「Ｉ」情報は
使用可能なドライバ２５４を介してコンパレータ
２５６の１つの入力に対して与えられる。コンパ
レータ２５６は、Ｉ／Ｏバス２１５に対して送ら
れる「Ｉ」情報を、情報が局部データ・バス２１
６からコンパレータ２５６の他方の入力に対して
与えられるデータ処理兼制御装置２０２により生
成された対応する「Ｉ」情報と比較する。

実施例によれば、データ処理兼制御装置２０２
はデータ処理兼制御装置２００と丁度同じデータ
を同時に生じて、データ処理兼制御装置２００に
より行なわれる転送操作と対応する転送操作にお
いてこの情報の「Ｊ」半部をメモリー半部２１０
または外部バスに対して伝達する用意がある点を
除いて、モジユール１と類似の方法により作動す
る。この転送操作の間、データ処理兼制御装置２
０２はドライバ２７２および２６０を使用可能に
する。データ処理兼制御装置２０２により生成さ
れる情報の「Ｊ」半部は、これによりドライバ２
７２を介してＩ／Ｏバス２１７に対して転送され
る。同じ「Ｊ」情報がドライバ２６０を介してド
ライバ２５０の残りの入力側に対して与えられ、
ここでこの情報はデータ処理兼制御装置２００に
より生成されてバス２１４を介して与えられるデ
ータの対応する「Ｊ」半部と比較される。

情報はＩ／Ｏバス２１５（メモリー半部２０４
により生成されるかあるいはバス・インターフエ
ース２３２または２３４から得られる）からデー
タ処理兼制御装置２００に対して転送される時、
装置２００はドライバ２２０，２５４および２５
４を使用可能状態にする。同時に、データ処理兼
制御装置２０２はドライバ２２３，２５８および
２６０を使用可能状態にする。Ｉ／Ｏバス２１５
上に存在する「Ｉ」データは、ドライバ２２０を
介して局部データ・バス２１４に対して与えら
れ、これからデータ処理兼制御装置２００に対し
て与えられる。局部データ・バス２１４における
完全な（幅Ｎの）データ・ワードを構成する情報
の残る「Ｊ」半部がＩ／Ｏバス２１７から与えら
れる。特に、Ｉ／Ｏバス２１７上における「Ｊ」
情報は使用可能状態のドライバ２６０，２５２を
介して局部データ・バス２１４に対し、またこれ
からデータ処理兼制御装置２００に対して与えら
れる。同様に、データ処理兼制御装置２０２を
Ｉ／Ｏバス２１７から、ドライバ２２３を介して
その入力情報の「Ｊ」半部を、またＩ／Ｏバス２
１５からドライバ２５４，２５８を介してその入
力情報の「Ｉ」半部を受取る。

コンパレータ２５０，２５６は各々、アドレス
情報のコンパレータ２６５および２７０と同じ方
法による重複により保護されないようにデータの
半部（それぞれ「Ｉ」および「Ｊ」半部）のみを
監視する。しかし、本発明によれば、１つのコン
パレータに対して伝達された全ての局部データも
またエラー検出コードによつて最初に符号化され
る。特に、データ処理兼制御装置２００により生
成されかつ局部データ・バス２１４に対して与え
られる情報はパリテイ・ゼネレータ／検査装置２
１３により符号化される。このパリテイ・ゼネレ
ータ／検査装置２１３は従来技術の文献において
詳細に記載される周知のどんなパリテイ生成また
はエラー補正コード生成兼検査回路でもよい。

同様に、インターフエース２３２および２３４
を介して外部バスから与えられる情報は、Ｉ／Ｏ
バス２１５に対して与えられる前にパリテイ検査
回路２７５によつて適正に受取られるかについて
検査される。パリテイ検査回路２７５は、エラー
検出コードのパリテイの検査が可能な種々の周知
の検査回路からなる。ある公知のエラー検査回路
もまた単一または多重のエラーを補正することが
できる。また、局部データ・バス２１４に対して
与えられる情報もまた、データ処理兼制御装置２
００に対して転送される前にパリテイ・ゼネレー
タ／検査装置２１３によつて検査される。

以下において更に詳細に論述されるように、単
一の構成要素の故障は、エラー検出コードの適正
な選択および符号化および復号の構成によつて、
これもまたコードに違反することなく局部デー
タ・バス２１４またはＩ／Ｏバス２１５における
データを修正することができない。従つて、誤り
を有するデータは、局部データ・バスのためドラ
イバ２５０における誤りの比較、もしくは局部デ
ータ・バスまたはＩ／Ｏバスのエラーのためパリ
テイ・ゼネレータ／検査装置２１３および２７５
により検出されるコードの違反を惹起する結果と
なる。

効率を高めるため、本発明の実施例により使用
されたエラー検出コードは如何なる構成要素にお
ける故障によつて生じた全てのエラーも検出する
ことができなければならない。このような故障は
下記の３つの種類の１つに妥当する。即ち、 １ １つ以上の誤りのあるビツトを含む所要の出
力を生じる故障。例えば、メモリーのアクセス
操作の間、記憶装置はアドレス指定された記憶
場所を適正にアクセスすることができるが、回
路の故障はこの場所における情報を破壊する
か、あるいは例え記憶された情報が正確であつ
ても、回路の故障の故に適正に読出すことがで
きない。

２ 不当な出力を正じる故障。例えば、メモリー
アクセス操作中、メモリーのアドレスの不良ま
たは出力レジスタのクロツクの故障が記憶装置
をして適正な記憶されたデータを保有する不適
正な場所をアクセスさせるおそれがある。

３ 全く出力を生じない故障（ドライバの出力を
使用可能状態にさせない故障））。

適正に構成される時３種類全てのエラーを検出
することができる公知の多くのエラー検出コード
法がある。例えば、バイト・パリテイ・コード
（即ち、各データ・バイトに対して帰属する１つ
の偶数もしくは奇数のパリテイ・ビツトからなる
コード）は、もし下記の如き符号化および復号回
路の構成において注意を払えばこの目的に充分な
ものとなる。即ち、(1)パリテイ・ビツトを含み同
じバイトに帰属する２つのビツトが同じ構成要素
を経由しないようにＩ／Ｏバス、メモリーおよび
バス・インターフエースが区分されなければなら
ない。(2)予め選定されたプロトコルに従つて偶数
および奇数のパリテイのパターンが変化し、従つ
て２つの連続する出力が各々ビツト・パターンを
持ち得ないこと。(3)偶数および奇数のパリテイ・
ビツトのパターンが、全ての「０」のワードまた
は全ての「１」のワードが妥当なパリテイを有す
ること（この条件は、各データ・ワードが少なく
とも２つのバイトからなることを示唆する）。

上記の拘束は、明瞭な方法による従来周知の手
法を用いて満たすことができる。上記の拘束によ
れば、バイト・パリテイ・コードが用いられる時
単一の構成要素の故障が予期されないエラーを生
じ得ない。特に、上記の条件(1)は単一の構成要素
の故障がどんなバイトにおいても１つ以上のビツ
トを変化させ得ないことを保証する。上記の条件
(2)は、繰返す出力が違法なパリテイ・パターンを
生じることを保証する。前に述べたアドレスおよ
び局部データ・バスの情報コンパレータ（それぞ
れ、２６５，２７０および２５０，２５６）と組
合された違法のパリテイ・パターンは、所要の出
力が生成されずまた出力レジスタにクロツクされ
なければ比較の誤りまたはコードの違反のいずれ
かが生じることを保証する。上記の最後の条件(3)
は、駆動されないバスにおける通常の静止状態が
全て「０」または「１」の状態のいずれか一方で
あるため、出力の可能化の故障もまた違法のパリ
テイ・パターンを生じることを保証する。上記の
条件(2)および(3)は、もし適当な制御信号が充分に
監視され（例えば、他の回路の半部から受取る類
似の信号との比較により）、これによりレジスタ
のストローブおよび出力の使用可能状態を直接検
出させるならば、排除することができる。

前述の如く適正に構成されたエラー検出コード
によつても、２つ以上の構成要素の故障が予期せ
ざるエラーを惹起する結果となることもあり得
る。例えば、２つのＩ／Ｏバス・ドライバの故障
は、各バイトにおける偶数のビツトを交換させる
おそれがあり、これにより全てのパリテイの関係
を依然として満たした状態のままとする。しか
し、この状態は通常の従来技術の重複および比較
方式の２つの半部における故障の補償と全く類似
しており、従つて発生の確率は低くなる。

第２図に示されたモジユール１のように、モジ
ユール２は同じ安全対策を有する。更に、データ
処理兼制御装置２０２により生成されるデータ情
報は、局部データ・バス２１６において生じる前
にパリテイ・ゼネレータ／検査装置２１９によつ
て符号化される。同様に、バス・インターフエー
ス２４０，２４２から入る情報がパリテイ検査回
路２７６，２１９によつて検査される。各々のパ
リテイ検査回路２７５，２７６が１つのデータ・
ワードの半分しか検査しないため、各データ・ワ
ードの両方の半部が同時に１つのパリテイ検査を
経ることを保証するため情報がバス２８０，２８
５を介してパリテイ検査回路２７５，２７６間に
送られなければならないことに注目すべきであ
る。

第２図に示される本発明の実施例と第１図に示
される従来技術の回路との相違点は、(1)全メモリ
ーの半部のみが各モジユールに構成されること、
(2)内部Ｉ／Ｏバスが従来技術の回路の半分の幅し
か必要としないこと、(3)局部データ・バスおよび
アドレス情報を送ることができるモニター・バ
ス・インターフエースがモジユール間の信号経路
により置換されること、および(4)情報が重複によ
らずにエラー検出コードによつてバス・インター
フエースを経て内部Ｉ／Ｏバス上のメモリーにお
いて保護されることである。

上記の相違点の最初の２つはコストおよび複雑
さの低減をもたらす結果となり、その程度はＩ／
Ｏバスの幅およびシステムにおけるメモリーの容
量の双方に依存する。モジユール間の経路が１対
１でありマルチ・ユーザの外部バスに対するイン
ターフエースよりもかなり少ない回路でよいた
め、第３の相違点もまた複雑さを減少するもので
ある。第４の相違点は若干の複雑さを付加するも
のであるが、コンパレータは単に置換えられてい
るに過ぎないため、この増加はほとんどパリテ
イ・ゼネレータおよび検査装置の付加によるもの
である。これらは比較的簡単な回路であるため、
この増加は一般に僅かなものである。更に、もし
エラー検出コードにより提供される保護が信頼性
の高いシステムの場合にほとんどそうであるよう
に外部バスに対して拡張されるならば、これらの
パリテイ・ゼネレータおよび検査装置は既に必要
なものである。このように、複雑さは正味の減少
を呈し、従つて回路のコストも低減する。

本発明の１つの実施例について開示したに過ぎ
ず、他の修正および変更は当業者には明らかであ
り、かかる修正および変更は頭書の特許請求の範
囲により網羅されるべきものである。

【図面の簡単な説明】

第１図は従来技術の重複兼比較型の障害検出兼
監視法を示すブロツク図、および第２図は本発明
の重複する装置の障害検出兼監視方式のブロツク
図である。 １，２…モジユール、２００，２０２…データ
処理兼制御装置、２０４，２１０…メモリー半
部、２１２，２１８…アドレス・バス、２１３，
２１９…パリテイ・ゼネレータ／検査装置、２１
４，２１６…局部データ・バス、２２０，２５
０，２５２，２５４，２５８，２６０，２７２…
ドライバ、２３２，２３４，２４０，２４２…バ
ス・インターフエース、２５０，２５６，２６
５，２７０…比較回路、２７５，２７６…パリテ
イ検査回路、２８０，２８５…バス。

Claims (1)

1. 【特許請求の範囲】 １ ２つの同じ回路の半部を設けた障害許容型コ
   ンピユータ・システムのための回路において、該
   回路半部の各々が更に、 タイミング、アドレス指定および制御信号を生
   成し、かつ幅Ｎのデータ・ワードを生成し、受取
   ることができる処理兼制御装置と、 Ｎよりも小さな幅のデータ・ワードを記憶する
   ことができる記憶装置と、 前記コンピユータ・システムに対して前記回路
   の半部を結合するインターフエース装置とを含
   み、該インターフエース装置はＮより小さな幅の
   データ・ワードの取扱いが可能であり、 前記データ処理兼制御装置により発生されたデ
   ータおよびアドレス情報を他方の回路半部におけ
   るデータ処理兼制御装置によつて生成されたデー
   タおよびアドレス情報と比較する装置を含むこと
   を特徴とする障害許容型コンピユータ・システム
   のための回路。 ２ エラー検出コードにより前記情報の符号化を
   行なうため前記データ処理兼制御装置により生成
   された情報に応答する装置を更に設けることを特
   徴とする特許請求の範囲第１項記載の障害許容型
   コンピユータ・システムのための回路。 ３ 前記比較装置が更に、各回路半部に配置され
   て、この回路半部におけるデータ処理兼制御装置
   により生成されるアドレス情報に応答して他方の
   回路半部に対して前記情報を転送する駆動装置
   と、前記回路半部の各々に配置されて、該回路半
   部におけるデータ処理兼制御装置により生成され
   たアドレス情報を他方の回路半部に配置された駆
   動装置から受取つたアドレス情報と比較する装置
   とを含むことを特徴とする特許請求の範囲第１項
   記載の障害許容型コンピユータ・システムのため
   の回路。 ４ 前記インターフエース装置を通過する入力情
   報に応答して前記入力情報と関連する前記エラー
   検出コードを検査して、前記情報の適正な受取り
   を保証する装置を更に設けることを特徴とする特
   許請求の範囲第１項記載の障害許容型コンピユー
   タ・システムのための回路。 ５ 前記回路半部の各々が更に前記データ作用兼
   制御装置と、前記記憶装置と、前記インターフエ
   ース装置とを結合するＩ／Ｏバスを更に含み、前
   記比較装置が更に、前記データ処理兼制御装置に
   より生成されたデータ情報の一部を前記Ｉ／Ｏバ
   スをに対して転送する装置と、前記データ情報の
   前記部分を前記の他方の回路半部に対して転送す
   る駆動装置と、前記データ処理兼制御装置により
   生成される前記データ情報の残りを前記の他方の
   回路半部から受取る前記データ情報に比較する装
   置とを含むことを特徴とする特許請求の範囲第１
   項記載の障害許容型コンピユータ・システムのた
   めの回路。 ６ 前記Ｉ／Ｏバスにおいて受取つたデータ情報
   を前記データ処理兼制御装置に対して転送する装
   置と、前記Ｉ／Ｏバスにおける前記情報を前記の
   他方の回路半部におけるデータ処理兼制御装置に
   対して転送する装置とを更に設けることを特徴と
   する特許請求の範囲第５項記載の障害許容型コン
   ピユータ・システムのための回路。 ７ ２つの同じ回路の半部を設けた障害許容型コ
   ンピユータ・システムのための回路において、該
   回路半部の各々が更に、 タイミング、アドレス指定および制御信号を生
   成し、かつ幅Ｎのデータ・ワードを生成し、受取
   ることができる処理兼制御装置と、 Ｎよりも小さな幅のデータ・ワードを記憶する
   ことができる記憶装置と、 前記コンピユータ・システムに対して前記回路
   の半部を結合するインターフエース装置であつ
   て、該インターフエース装置はＮより小さな幅の
   データ・ワードの取扱いが可能であること、 前記データ処理兼制御装置により生成されたデ
   ータおよびアドレス情報を他方の回路半部におけ
   るデータ処理兼制御装置によつて生成されたデー
   タおよびアドレス情報と比較する装置と、 前記データ処理兼制御装置により生成された情
   報に応答してエラー検出コードにより前記情報を
   符号化する装置と、 前記インターフエース装置を通過する入力情報
   に応答して前記入力情報と関連する前記エラー検
   出コードを検査して、前記情報の適正な受取りを
   保証する装置とを含むことを特徴とする障害許容
   型コンピユータ・システムのための回路。 ８ 前記比較装置が更に、各回路半部に配置され
   て、この回路半部におけるデータ処理兼制御装置
   により生成されるアドレス情報に応答して他方の
   回路半部に対して前記情報を転送する駆動装置
   と、前記回路半部の各々に配置されて、この回路
   半部におけるデータ処理兼制御装置により生成さ
   れたアドレス情報を他方の回路半部に配置された
   駆動装置から受取つたアドレス情報と比較する装
   置とを含むことを特徴とする特許請求の範囲第７
   項記載の障害許容型コンピユータ・システムのた
   めの回路。 ９ 前記回路半部の各々が更に前記データ作用兼
   制御装置と、前記記憶装置と、前記インターフエ
   ース装置とを結合するＩ／Ｏバスを更に含み、前
   記比較装置が更に、前記データ処理兼制御装置に
   より生成されたデータ情報の一部を前記Ｉ／Ｏバ
   スをに対して転送する装置と、前記データ情報の
   前記部分を前記の他方の回路半部に対して転送す
   る駆動装置と、前記データ処理兼制御装置により
   生成される前記データ情報の残りを前記の他方の
   回路半部から受取る前記データ情報に比較する装
   置とを含むことを特徴とする特許請求の範囲第７
   項記載の障害許容型コンピユータ・システムのた
   めの回路。 １０ 前記検査装置が更に、入力するデータ・ワ
   ードと関連する前記エラー検出コードが前記の入
   力データ・ワードの適正な受取りを表示する時パ
   リテイ検査信号を生成する装置と、各回路半部に
   配置される検査装置における前記パリテイ検査信
   号生成装置により生成されるパリテイ検査信号に
   応答して、入力データ・ワードが両方の検査装置
   により実質的同時に受取られた時を表示する装置
   を含むことを特徴とする特許請求の範囲第９項記
   載の障害許容型コンピユータ・システムのための
   回路。 １１ 障害許容型コンピユータ・システムにおい
   て使用される回路要素において、 第１の回路半部を設け、該半部は、 第１のタイミング、アドレス指定および制御信
   号を生成し、かつ第１のデータ部分と第２のデー
   タ部分からなるデータ・ワードを生成し受信する
   ことができる第１のデータ処理兼制御装置と、 前記第１のタイミング、アドレス指定および制
   御信号に応答して前記第１のデータ部分を記憶す
   る第１の記憶装置と、 前記第１のタイミング、アドレス指定および制
   御信号に応答して、前記第１のデータ部分を前記
   第１の回路半部と前記コンピユータ・システムの
   間に転送する第１のインターフエース装置とを含
   み、 第２の回路半部を設け、該半部は、 第２のタイミング、アドレス指定および制御信
   号を生成し、かつ前記データ・ワードを生成し受
   信することができる第２のデータ処理兼制御装置
   と、 前記第２のタイミング、アドレス指定および制
   御信号に応答して前記第２のデータ部分を記憶す
   る第２の記憶装置と、 前記第２のタイミング、アドレス指定および制
   御信号に応答して、前記第２のデータ部分を前記
   第２の回路半部と前記コンピユータ・システムの
   間に転送する第２のインターフエース装置と、 前記第１のアドレス指定信号を前記第２のアド
   レス指定信号と比較するアドレス比較装置と を含むことを特徴とする障害許容型のコンピユー
   タ・システムにおいて使用される回路要素。 １２ 前記第１の回路半部が更に、前記第１のア
   ドレス指定信号を前記第２のアドレス指定信号と
   比較する別のアドレス比較装置を含むことを特徴
   とする特許請求の範囲第１１項記載の回路要素。 １３ 前記第１の回路半部が更に、前記第１のデ
   ータ処理兼制御装置により生成されるデータ・ワ
   ードの前記第１のデータ部分を前記第２のデータ
   処理兼制御装置により生成されるデータ・ワード
   の前記第１のデータ部分と比較する第１のデータ
   比較装置を含むことを特徴とする特許請求の範囲
   第１２項記載の回路要素。 １４ 前記第２の回路半部が更に、前記第２のデ
   ータ処理兼制御装置により生成されるデータ・ワ
   ードの前記第２のデータ部分を前記第１のデータ
   処理兼制御装置により生成されるデータ・ワード
   の前記第２のデータ部分と比較する第２のデータ
   比較装置を含むことを特徴とする特許請求の範囲
   第１３項記載の回路要素。 １５ 前記第１の回路半部が更に前記データ・ワ
   ードに応答してエラー検出コードによる前記情報
   の符号化を行なう装置を含み、前記第２の回路半
   部が更に前記データ・ワードに応答してエラー検
   出コードによる前記情報の符号化を行なう装置を
   含むことを特徴とする特許請求の範囲第１４項記
   載の回路要素。 １６ 前記第１の回路半部が更に、前記第１のイ
   ンターフエースを通過する前記第１のデータ部分
   に応答して該第１のデータ部分と関連する前記エ
   ラー検出コードを検査して前記情報の適正な受取
   りを保証する装置を含み、前記第２の回路半部が
   更に、前記第２のインターフエースを通過する前
   記第２のデータ部分に応答して前記入力情報と関
   連する前記エラー検出コードを検査して前記第２
   のデータ部分の適正な受取りを保証する装置を含
   むことを特徴とする特許請求の範囲第１５項記載
   の回路要素。 １７ 前記第１の回路半部が更に、前記第１のデ
   ータ処理兼制御装置により生成される制御信号に
   応答して前記第１のインターフエース上で受取ら
   れる前記第１のデータ部分を第２のデータ処理兼
   制御装置に対して転送する第１の装置を含むこと
   を特徴とする特許請求の範囲第１６項記載の回路
   要素。 １８ 前記第２の回路半部が更に、前記第２のデ
   ータ処理兼制御装置により生成される制御信号に
   応答して前記第２のインターフエース上で受取ら
   れる前記第２のデータ部分を第１のデータ処理兼
   制御装置に対して転送する第２の装置を含むこと
   を特徴とする特許請求の範囲第１７項記載の回路
   要素。