JPH01204411A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01204411A
JPH01204411A JP63029472A JP2947288A JPH01204411A JP H01204411 A JPH01204411 A JP H01204411A JP 63029472 A JP63029472 A JP 63029472A JP 2947288 A JP2947288 A JP 2947288A JP H01204411 A JPH01204411 A JP H01204411A
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JP
Japan
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semiconductor layer
layer
mask
semiconductor
gaas
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JP63029472A
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English (en)
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Hidenori Shimawaki
秀徳 嶋脇
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Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体装置の製造方法に関する。
〔従来の技術〕
化合物半導体は、？ＩＣ子移動度が大きい、発光機能を
有する１％有のエネルギー帯構造に起因する新しい物理
現象が認められるといつたＳｉやＧｅなどの単元素半導
体にはみられない特徴を有していることから、超高速演
算素子用材料、超高周波発振素子用材料、オプトエレク
トロニクス素子用材料として注目されている。近年では
、特にヘテロ接合を利用したバイポーラトランジスタや
電界効果トランジスタの研究開発が盛んに行われている
。
従来、これらの素子を作製するための化合物半導体層は
、分子線エピタキシー法（以降ＭＢＥ法と称す）や有機
金属気相成長法（以降ＭＯＣＶＤ法と称す）により成長
が行われてきた。ＭＢＥ法やＭＯＣＶＤ法は膜厚制御性
に優れる一方、半導体層上の成長速度とＳｉｎ！膜やＳ
ｉＮｘ膜などのマスク上の成長速度の比を大きくとるの
が難しいことから、−収約には選択成長に不利な方法で
ある。
第４図（ａｔ及び（ｂ）はｚｓｉ０２膜をマスクに用い
て化合物半導体基板上に化合物半導体層を形成した場合
の成長結晶の断面図である。
第４図（ａ）に示す結晶は％ＧａＡｓ　　からなる半一
絶縁性基板１上に一部が開口された５ｉＯｚ膜９を形成
した後、ＭＢＥ法によりｐ−ＧａＡｓからなる半導体層
２０ａ及び２０ｂを形成したものである。
この場合には、開口部の半絶縁性基板ｌ上には単結晶Ｒ
２０ａが形成されると共に、Ｓｉｇｈ　　膜９上にも多
結晶層２０ｂが形成されてしまう。
第４図（ｂ）に示す結晶はｈＧａＡｓからなる半絶縁性
基板ｌ上に一部が開口されたＳｉｎｇ膜９を形成した後
、これをマスクとして減圧ＭＯＣＶＤ　法により手帖縁
性基板ｌ上にｐ　−Ｇ　ａ　Ａ　ｓからなる半導体層２
０ａを選択的に形成し、更に５ｉＯｚ　　膜９及び半導
体層２０ａの上にＭＢＥ法によりｎ−Ａｌ！ＧａＡｓ　
　からなる半導体層２１ａ及び２１ｂを形成したもので
ある。この場合には、半導体層２０ａが選択的に形成さ
れる。しかし、後工程で形成された半導体層２１ａ及び
２１ｂについては、半導体層２０ａ上では単結晶層２１
ａとなるのに対し、５ｉ０２膜９上では多結晶層２１ｂ
となる。
このため、従来、ＭＢＥ法やＭＯＣＶＤ　法を化金物半
導体層の形成手段とする化合物半導体素子の製造におい
ては、選択成長を行わずにエツチングを加工形成の手段
として用いたり、イオン注入法を選択ドーピングの手段
として用いることが多い。
第５図（ａ）〜（Ｃ）は従来のバイポーラトランジスタ
の製造方法を説明するだめの工程順に示した半導体チッ
プの断面図である。
先ず、第５図（ａ）に示すように、ＧａＡｓ　半絶縁性
基板ｌ上にｎ−ＧａＡｓからなる半導体層５、ｐ−Ｇａ
Ａｓからなる半導体層３及びｎ　　ｋｌＧａＡｓからな
る半導体層４を順次にＭＢＥ法により形成し、更に、所
定のパターンのＡｕＧｅＮｉ層からなるエミッタ電極１
５ａ及びその上の８ｉ（ｈ＊９を形成した後、これをマ
スクとして半導体層３上にＡｕＺｎＮｉ層１３を自己整
合的に形成する。ここでは％Ａ　ｕ　Ｇ　ｅ　Ｎ　ｉ層
からなるエミッタ電極１５ａの上には、５ｉ０２膜９と
ＡｕＺｎＮｉ層１３　が残る。続いて、エミッタ電極１
５ａを覆う所定のパターンのホトレジスト膜１４を形成
し、ベース電極の幅ＷＢが所定の値になるようＫする。
次に、第５図（ｂ）に示すように、ホトレジスト膜１４
を寸スクとしてＡｕＺｎＮｉ層１３をエツチングしてベ
ース電極１３ａを形成すると共に、エツチングにより半
導体層３と半導体層５の表面とを除去し、更にホトレジ
スト膜１４をマスクとして半導体層５の表面にオーミッ
ク金属のＡｕＧｅＮｉ層１５を上方から蒸着する。
次に、第５図（ｃ）に示すように、有機溶剤中でホトレ
ジスト膜１４を溶し、リフトオフ’に行ってコレクタ電
極１５ｂを形成する。
〔発明が解決しようとする課題〕
上述した従来の化合物半導体素子の製造方法では、ＭＢ
Ｅ法やＭＯＣＶＤ法を用いて化合物半導体層を結晶成長
させる。そのため、選択成長を活用することが難しく、
基板表面と平行な面内において組成や不純物濃度の異な
る領域を形成することは極めて困難である。
これらの問題点は、選択エツチングを行りたり、イオン
注入法を用いて選択ドーピングを行う等信の手法を併用
することによりある程度解決することはできるが、微細
化された素子に対しては不充分であり、またそれぞれに
固有の問題点がある。
例えば、エツチングについてはドライエブチングの場合
の表面損傷やウェットエツチングの場合の加工精度の問
題、一方、イオン注入については放射損傷の発生やアニ
ールによる不純物の再分布といった問題がある。
更に、ＭＢＥ法やＭＯＣＶＤ法を特殊な条件下で用いた
り、他の成長方法を用いることにより選択成長を実現で
きた場合でも１通常用いられる５ｉ０１膜やＳｉＮｘ膜
などのマスク上へ後工程において良質の半導体層をエピ
タキシャル成長させることはできない。なぜなら、５ｉ
Ｏ１膜やＳｉＮ工膜上に成長した半導体層は多結晶とな
ってしまうからである。
本発明の目的は、素子寸法を微細化でき、高速動作し、
かつ高周波特性の極めて優れた化合物半導体素子の製造
方法を提供することにある。
〔課題を解決するための手段〕
本発明の半導体装置の製造方法は、化合物半導体基板上
もしくは化合物半導体層を表面に有する基板上に所定の
パターンの単元素半導体層を形成する工程と、該単元素
半導体層をマスクとして前記化合物半導体上に化合物半
導体を選択的に形成する工程と、前記単元素半導体層上
に半導体層をエピタキシャル成長させる工程とを含んで
構成される。
〔作用〕
ＧａＡｓ　＋ＩｎＰなどの化合物半導体は結合にイオン
性を有するのに対し、ＳｉやＧｅなどの単元素半導体は
同極性の共有結合により原子が結合している。化学反応
を利用する結晶成長法においては、反応分子が極性を有
するため１例えば、原子層エピタキシー法（以下ＡＬＥ
法と称す）等のような反応分子の吸着反応を基にして結
晶成長を行う。ＡＬＥ法については、例えば、ティー・
サントラ（Ｔ　、　５ｕｎｔｏｌａ　）、エクステンダ
ｙ　トｅ　７プストラクツーオブ・ザ・１６ス・コンフ
ァレンス・オン−ソリッド・ステート−デバイシーズ・
アンド・マテリアルＯコーベ・ジャパン（Ｅｘｔｅｎｄ
ｅｄＡｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　１６ｔｈ　Ｃ
ｏｎｆｅｒｅｎｃｅ　ｏｎＳｏｌｉｄ　５ｔａｔｅ　Ｄ
ｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ　。
Ｋｏｂｅ　、　Ｊａｐａｎ　）、１９８４．６４７頁、
ジエー・ニシザワ他（Ｊ　、ＮｉＮ１５ｈｉｚａ　ｅｔ
　ａｌ）、ジャーナル・オン・エレクトロケミカル・ソ
サイアティ（Ｊｏｕｒｎａｌ　ｏｆ　　Ｅｌｅｃｔｒｏ
ｃｈｅｍｉｃａｌ　５ｏｃｉｅｔｙ）。
１３２巻、１９８５年、１１９７頁、エイ・ウスイ他（
Ａ、Ｕｓｕｉ　ｅｔ　ａｌ）、ジャパニーズｅジャーナ
ルΦオン・アプライド・フィジックス（Ｊａｐａｎｅｓ
ｅＪｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉ
ｃｓ）、　　２５巻、１９８６年％Ｌ２１２．に報告さ
れている。
このＡＬＥ法を用いる結晶成長法においては。
化合物半導体を成長する場合に、化合物半導体上と単元
素半導体上とで反応分子の吸着のしやすさが異なり、成
長速度の比を犬きくとることができる。
従って、化合物半導体上で単元素半導体層をマスクとし
て用いて化合物半導体層を選択的に成長させることが可
能である。この場合、基板となる化合物半導体と結晶成
長させる化合物半導体とは必ずしも同一のものでなくて
もよく、異なる半導体でヘテロ接合を形成していてもよ
い。また、化合物半導体としては！−ｖ族間化合物半導
体に限らず、Ｊｌ−ＶＩ族間化合物半導体でもよい。
単元素半導体であるＧｅは、化合物半導体であるＧ　ａ
　Ａ　ｓ　　と同じく原子が正四面体配位をとり、かつ
格子不整は約０．１％と極めて小さいため、ＧａＡｓ　
上に結晶性の良いＧｅ層をエピタキシャル成長させるこ
とも、Ｇｅ上に結晶性の良いＱａ　Ａｓ層をエピタキシ
ャル成長させることもできる。また、Ａ／Ａｓ　、ＡＩ
！ＧａＡｓについてもＧｅとの間の格子不整が０．３％
以下と極めて小さいことから、同様のことが可能である
。つまり、ＡＬＥ法等により、例えばＧａＡｓｅ選択成
長する際にＧｅをマスクとして用いるならば、後工程に
おいてＭＢＥ法やＭＯＣＶＤ法等の選択比の小さい結晶
成長法により、マスク上に結晶性の良いＧａＡｓ　　や
ＡｊＧａＡｓ　、Ａ／Ａｓをエピタキシャル成長させる
ことが可能となる。この場合、化合物半導体と単元素半
導体の組合せは必ずしもＧａＡｓ、ＡｊＧａＡｓ或はＡ
Ｉ！ＡｓとＧｅといった組合せに限らず、格子不歪の小
さい化合物半導体と単元素半導体の組合せ？選ぶことに
より他の組合せでも可能である。
また、マスクとして用いる単元素半導体上にエピタキシ
ャル成長させる半導体は、化合物半導体に限らず、同一
もしくは異なる単元素半導体でもよいことはいうまでも
ない。
〔実施例〕
第１図は本発明の一実施例を説明するための成長結晶の
断面図である。
先ず、Ｇ　ａ　Ａ　ｓからなる半絶縁性基板ｌ上にＭＢ
Ｅ法によりアンドープＧｅからなる半導体層２を形成し
た後、半導体層２の上に開口部を形成するだめの所定の
パターンのホトレジスト膜ヲ形成し、これをマスクとし
て半導体層２を反応性イオンビームエツチングにより除
去して半絶縁性基板１表面を露出させる。続いて、ホト
レジスト膜を除去した後、半導体層２をマスクとしてＡ
ＬＥ法により開口部の半絶縁性基板１上にｐ−ＧａＡｓ
からなる半導体層３を選択的に形成し、更にＭＢＥ法に
より半導体層２及び半導体層３の上Ｋｎ−Ａ／ＧａＡｓ
　　からなる半導体層４を形成する。
上述の例においては、単元素半導体であるＧｅをマスク
として化合物半導体基板上に化合物半導体であるＧａＡ
ｓが選択的に形成されると共に、後工程においてマスク
上に良質の単結晶ＡＩ！ＧａＡｓからなる半導体層がエ
ピタキシャル成長されている。
次に１本発明の実施例について図面と参照して説明する
。
第２図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
この実施例は本発明をバイポーラトランジスタの製造に
適用した例である。
先ず、第２図（ａ）に示すように、ＧａＡｓ　の半絶縁
性基板１表面に順次ｎ−Ｇ　ａ　Ａ　Ｓからなる半導体
層５、アンドープＧｅからなる半導体層２及びｐ−Ｇｅ
からなる半導体層６ｅＭＢＥ法により形成し、続いてバ
イポーラトランジスタを形成する部分を除いて他の部分
に水素イオ／Ｈ＋を注入して絶縁領域７を形成する。
次に、第２図（ｂ）Ｋ示すようＫ、半導体層６の上に開
口部を形成するための所定のパターンのホトレジスト膜
を形成し、これをマスクとして順次に半導体Ｎ６と半導
体層２とを反応性イオンビームエツチングで除去して半
導体層５表面を露出させる。続いて、開口部形成用のホ
トレジスト膜を除去した後、半導体層６をマスクとして
半導体層５の上に順次ｎ　　ＧａＡｓからなる半導体層
８％　ｐ−Ｇ　ａ　Ａ　ｓからなる半導体層３及びｎ−
Ａｌ！ＧａＡｓからなる半導体層４をＡＬＥ法により選
択的に形成し、更に全面に５ｉ０１　　膜９を堆積する
。
次に、第２図（Ｃ）に示すように、所定のパターンのホ
トレジスト膜ｌＯを形成した後、これをマスクとして５
ｉｆｔ　　膜９を反応性イオｙビームエッチ／グで除去
することにより半導体層４の側面に５ｉ０２　　膜９か
らなる側壁を形成し、更に、アンモニア、過酸化水素及
び水の混合液により半導体層６をエツチングして半導体
層２表面を露出させる。
次に、第２図（ｄ）Ｋ示すように１有機溶剤による洗浄
を行い、ホトレジスト膜ｌＯを除去した後、５ｉＯｚ　
　膜９をマスクとして半導体層２の上Ｋｐ　−Ｇ　ａ　
Ａ　ｓからなる半導体層１１を減圧ＭＯＣ’ＶＤ法によ
り選択的に形成する。続いて、絶縁領域７上の５ｉ（ｈ
　　膜９の上にホトレジスト膜１２を形成し、更に上方
より半導体層１１のオーミック金属のＡｕＺｎＮｉ層１
３を蒸着する。
次に、第２図（ｅ）Ｋ示すように、有機溶剤による洗浄
を行い、ホトレジスト膜１２を除去した後、エミッタ電
極及びコレクタ電極形成用の所定のパターンのホトレジ
スト膜１４を形成する。続いて、ＡｕＺｎＮｉ層１３を
Ａｒ　　を用いるイオ／ミリ／グ法によるエツチングで
除去した後、リン酸、過酸化水素及び水の混合液により
半導体層１１を。
更にアンモニア、過酸化水素及び水の混合液により半導
体層２を順次エツチングして半導体層５を露出させる。
次に、第２図（ｆ）に示すように、緩衝７ツ酸により半
導体層４の上のＳｉＯｘ　　膜９をエツチングした後、
上方より半導体層４及び半導体層５のオーミック金属の
ＡｕＧｅＮｉ層１５を蒸着する。このとき、半導体層４
並びに半導体層５の表面にはペース電極１３ａに対して
自己整合的に順次エミッタ電極１５ａ並びにコレクタ電
極１５ｂが形成される。続いて、ホトレジスト膜１４を
除去することによりＡｕＧｅＮｉ層１５をリフトオフし
た後。
緩衝７ツ酸にて５ｉｎｓ　　膜９をエツチングして除去
し、化合物半導体のバイポーラトランジスタができる。
上述した実施例で製造されたバイポーラトランジスタに
おいては、ベース引出し領域の抵抗が低減されると共に
、アンドープＧｅからなる埋込層の作用により外部ベー
ス・コレクタ間の寄生容量が低減され、高速・高周波特
性が著しく向上した。
第３図（ａ）〜（Ｃ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
この実施例は、本発明を電界効果トランジスタの製造に
適用した例である。
先ず、第３図（ａｌに示すように、ＧａＡｓの半絶縁性
基板１表面に所定のパターンのｐ　−Ｇ　ｅ　　からな
る半導体層６及びアンドープＧｅからなる半導体層２を
順次ＭＢＥ法により形成する。
次に、第３図（ｂ）に示すように、半絶縁性基板１上に
半導体層２をマスクとしてアンドープＧａＡｓからなる
半導体層１６及びｎ　　ＧａＡｓからなる半導体層５を
順次ＡＬＥ法により選択的に形成し、続いて、半導体層
５の上に所定のパターンのＳｉｎｇ膜９を形成する。
次に、第３図（Ｃ）に示すように、５ｉＣｈ膜９をマス
クとして半導体層２及びこれと隣接する半導体層５の端
部の上にｎ　−Ｇ　ａ　Ａ　ｓからなる半導体層８を減
圧ＭＯＣＶＤ　法により選択的に形成した後。
緩衝フッ酸により５ｉＯｚ膜９をエツチングして除去し
、更に、半導体層５の上にソース電極１７及びドレイン
電極１８を、また、半導体層８の上にゲート電極１９を
形成して化合物半導体の電界効果トランジスタができる
。
上述した実施例の電界効果トランジスタにおいては、ｐ
−Ｇｅからなる埋込層の作用により短チヤネル効果が抑
制されると共に、ゲートがリセス構造となっているため
寄生抵抗が低減され、その結果、閾値電圧のばらつきが
少なくなると共に高速・高周波特性が向上した。
なお、上記実施例では、バイポーラトランジスタ及び電
界効果トランジスタの製造に本発明を適用した場合の例
について述べたが、本発明はこれらに限定されず、他の
構造を有するバイポーラトランジスタや電界効果トラン
ジスタに対しても適用可能であると共に、他の化合物半
導体素子についても適用可能である。
〔発明の効果〕
以上説明したように、本発明は、化合物半導体装置の製
造工程において、単元素半導体をマスクに用いて選択成
長を導入することにより、化合物半導体層を選択的に形
成すると共に、マスク上へ良質の単結晶半導体層をエピ
タキシャル成長させるものでおる。これにより、埋込層
を有する構造の素子製造が容易になることをはじめとし
て、素子構造に対する自由度が大幅に向上するという効
果がある。更に、素子寸法を微細化しつつ素子特性につ
いても高速・高周波特性の非常に優れた化合物半導体装
ｔを実現できるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を説明するだめの成長結晶の
断面図、第２図（ａ）〜（ｆｌ及び第３図（ａ）〜（ｃ
）はそれぞれ本発明の第１及び第２の実施例全説明する
だめの工程Ｉ１１に示した半導体チップの断面図。 第４図（ａｌ、　（ｂ）は従来の選択成長を説明するた
めの成長結晶の断面図、第５図（ａｌ〜（ｃ）は従来の
バイポーラトランジスタの製造方法を説明するための工
程顆に示した半導体チップの断面図である。 ｌ・・・・・・半絶縁性基板、２・・・・・・アンドー
プＧｅ層、３　…”・ｐ−ＧａＡｓ層、４　…−ｎ　−
Ａｔ　Ｇ　ａＡ　ｓ層、５・・・・・・ｎ　　ＧａＡｓ
層、６・・・・・・ｐ−Ｇｅ層、７・・・・・・絶縁領
域、８・・・・・・ｎ−ＧａＡｓ層、９・・・・・・Ｓ
ｉＯ□膜、１０・・・・・・ホトレジスト膜、１１・・
・・・・ｐ−ＧａＡｓ層、１２・・・・・・ホトレジス
ト膜、１３・・・・・・ＡｕＺｎＮｉ層、１３ａ・・・
・・・ペース電極、１４・・・・・・ホトレジスト膜、
１５・・・・・・ＡｕＧｅＮｉ層、１５ａ・・・・・・
エミッタ電極、１５ｂ・・・・・・コレクタ電極、１６
・・団・アンドープＧ　ａ　Ａ　ｓ　層、　　１７・−
・−ソース′ｒ９Ｌｔｉｒ、１８−・・・・・ドレイン
電極、１９・・・・・・ゲート電極、２０ａ　　・・・
・・・ｐ−ＧａＡｓ層（単結晶層）、２０ｂ・・・・・
・ｐ−ＧａＡｓ４（多結晶層）、２１　ａ　＝　ｎ−Ａ
ｌ！ＧａＡｓ層（単結晶層）　＊　２　ｌ　ｂ　＝＝　
ｎ−Ａｌ！ＧａＡｓ層（多結晶層）。 代理人　弁理士　　内　原　　　晋 ４々−ＡＩ（ｊａＡｓ層 ｉ＋ｚａ＋お斜長 卆２　口 尋２０ 第３　図

Claims (1)

    【特許請求の範囲】
  1. 　化合物半導体基板上もしくは化合物半導体層を表面に
    有する基板上に所定のパターンの単元素半導体層を形成
    する工程と、該単元素半導体層をマスクとして前記化合
    物半導体上に化合物半導体を選択的に形成する工程と、
    前記単元素半導体層上に半導体層をエピタキシャル成長
    させる工程とを含むことを特徴とする半導体装置の製造
    方法。
JP63029472A 1988-02-09 1988-02-09 半導体装置の製造方法 Pending JPH01204411A (ja)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5013682A (en) * 1986-10-22 1991-05-07 Texas Instruments Incorporated Method for selective epitaxy using a WSI mask
US5192701A (en) * 1988-03-17 1993-03-09 Kabushiki Kaisha Toshiba Method of manufacturing field effect transistors having different threshold voltages
US5141893A (en) * 1988-12-22 1992-08-25 Ford Microelectronics Growth of P type Group III-V compound semiconductor on Group IV semiconductor substrate
US5141569A (en) * 1988-12-22 1992-08-25 Ford Microelectronics Growth of P type Group III-V compound semiconductor on Group IV semiconductor substrate
GB2228617A (en) * 1989-02-27 1990-08-29 Philips Electronic Associated A method of manufacturing a semiconductor device having a mesa structure
JPH02235327A (ja) * 1989-03-08 1990-09-18 Fujitsu Ltd 半導体成長装置および半導体成長方法
NL9000973A (nl) * 1990-04-24 1991-11-18 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US5212104A (en) * 1991-04-26 1993-05-18 Siemens Aktiengesellschaft Method for manufacturing an mos transistor
US5659640A (en) * 1995-06-27 1997-08-19 Lucent Technologies Inc. Integrated waveguide having an internal optical grating
GB2313606A (en) * 1996-06-01 1997-12-03 Sharp Kk Forming a compound semiconductor film
CA2653581A1 (en) 2009-02-11 2010-08-11 Kenneth Scott Alexander Butcher Migration and plasma enhanced chemical vapour deposition
US8143147B1 (en) 2011-02-10 2012-03-27 Intermolecular, Inc. Methods and systems for forming thin films
US9054192B1 (en) 2013-12-20 2015-06-09 International Business Machines Corporation Integration of Ge-containing fins and compound semiconductor fins

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3984173A (en) * 1974-04-08 1976-10-05 Texas Instruments Incorporated Waveguides for integrated optics
US4171234A (en) * 1976-07-20 1979-10-16 Matsushita Electric Industrial Co., Ltd. Method of fabricating three-dimensional epitaxial layers utilizing molecular beams of varied angles
US4114257A (en) * 1976-09-23 1978-09-19 Texas Instruments Incorporated Method of fabrication of a monolithic integrated optical circuit
US4448797A (en) * 1981-02-04 1984-05-15 Xerox Corporation Masking techniques in chemical vapor deposition
US4426767A (en) * 1982-01-11 1984-01-24 Sperry Cororation Selective epitaxial etch planar processing for gallium arsenide semiconductors
US4826784A (en) * 1987-11-13 1989-05-02 Kopin Corporation Selective OMCVD growth of compound semiconductor materials on silicon substrates

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