JPH04335538A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH04335538A
JPH04335538A JP3105878A JP10587891A JPH04335538A JP H04335538 A JPH04335538 A JP H04335538A JP 3105878 A JP3105878 A JP 3105878A JP 10587891 A JP10587891 A JP 10587891A JP H04335538 A JPH04335538 A JP H04335538A
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silicon
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silicon substrate
single crystal
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Shigeru Kusunoki
茂 楠
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にヘテロ接合を用いて量子共鳴トンネル効果を利用し
た電界効果トランジスタの構造およびその製造方法に関
するものである。
【０００２】
【従来の技術】最近の半導体装置分野における加工精度
の向上に伴って量子効果を利用する素子の研究が活発化
してきた。このような素子のうちで、特に共鳴トンネル
効果を利用した電界効果トランジスタが開発された。以
下に従来の共鳴トンネル効果を利用した電界効果トラン
ジスタの３つの例について説明する。
【０００３】図２８は従来の第１の例による電界効果ト
ランジスタの断面構造図である。図示された電界効果ト
ランジスタはたとえば、「Ｌａｔｅｒａｌ　　ｒｅｓｏ
ｎａｎｔ　　ｔｕｎｎｅｌｉｎｇ　　ｉｎ　　ａ　　ｄ
ｏｕｂｌｅ−ｂａｒｒｉｅｒｆｉｅｌｄ−ｅｆｆｅｃｔ
　　ｔｒａｎｓｉｓｔｏｒ」Ｋ．Ｉｓｍａｉｌ　　ｅｔ
　　ａｌ．Ａｐｐｌｉｅｄ　　Ｐｈｙｓｉｃｓ　　Ｌｅ
ｔｔｅｒｓ　　Ｖｏｌ．５５，Ｎｏ．６，７Ａｕｇｕｓ
ｔ　　１９８９やＡｐｐｌｉｅｄ　　Ｐｈｙｓｉｃｓ　
　ＬｅｔｔｅｒｓＶｏｌ．５５，Ｎｏ．２，ｐ１７６　
　１９８９に開示されている。 図２８に示されるように、電界効果トランジスタ４０は
半絶縁ＧａＡｓ基板４１の表面にＧａＡｓ層４７、超格
子層４２およびＡｌＧａＡｓ層４３（Ａｌはアルミニウ
ムを示す。以下同様）が積層されている。超格子層４２
はＡｌＧａＡｓ層とＧａＡｓ層とが繰返し成長して形成
されている。ＡｌＧａＡｓ層４３はシリコンがドープさ
れ、膜厚４５ｎｍに形成されている。ＡｌＧａＡｓ層４
３の両側の表面上にはシリコンがドープされた膜厚５０
ｎｍのＧａＡｓ層４４、４４が形成されている。さらに
、その両側にはソース・ドレイン領域４６、４６が形成
されている。また、ＡｌＧａＡｓ層４３の表面上にはＴ
ｉ／Ａｕからなる２つのゲート電極４５、４５が配置さ
れている。
【０００４】ここで、図２８に示される電界効果トラン
ジスタ４０の共鳴トンネル効果を利用した動作について
説明する。図２９はソース・ドレイン４６、４６間に電
圧を印加しない場合の電子の通路に沿った伝導帯のポテ
ンシャルを示す図である。２つのゲート電極４５、４５
を近接して配置し、所定のゲート電圧を与えると、ゲー
ト電極に対応して２つのポテンシャル障壁と、ポテンシ
ャル障壁に挟まれた領域にポテンシャル井戸が形成され
る。ポテンシャル井戸の内部には、あるレベルに離散し
た複数のエネルギ準位が発生する。ソース・ドレイン間
に所定の電位を与えると、電子はポテンシャル井戸に存
在するエネルギ準位と同じレベルのエネルギを持つ電子
のみがポテンシャル障壁をトンネル効果ですり抜けて通
過する。このような現象を共鳴トンネル効果と称する。 図３０は図２８に示す電界効果トランジスタ４０の電圧
−電流特性を示す図である。図３０の横軸はゲート電圧
Ｖｇ　ｓ　を示し、縦軸はソース・ドレイン電流ＩＤ　
Ｓ　を示している。なお、ソース・ドレイン間の電圧Ｖ
Ｄ　Ｓ　は０．２ｍＶ、動作時の温度は４．２Ｋである
。図３０に示されるように、ソース・ドレイン電流ＩＤ
　ｓ　はゲート電圧の増加に従って増加する領域と減少
する領域とが交互に周期的に現われる負性抵抗特性を有
している。図中に示される３つのピーク領域では、ポテ
ンシャル井戸の離散的なエネルギ準位に対応した共鳴ト
ンネル効果によるトンネル電流が生じ、ソース・ドレイ
ン電流ＩＤ　Ｓ　が増大する。共鳴トンネル効果はポテ
ンシャル障壁の幅と隣接するポテンシャル障壁間の間隔
に影響される。ポテンシャル障壁の幅が大きすぎるとト
ンネル効果の生じる確立が減少する。またポテンシャル
障壁間の間隔が大きくなると、ポテンシャル井戸中に形
成されるエネルギ準位のレベル差が密接となり負性領域
が現われにくくなる。このために、図２８に示される電
界効果トランジスタ４０においてはゲート電極４５の幅
および２つのゲート電極４５、４５間の距離が重要とな
る。
【０００５】次に、図２８に示す電界効果トランジスタ
４０の製造工程について説明する。図３１ないし図３６
は電界効果トランジスタ４０の製造工程（第１ないし第
６工程）を順に示す断面構造図である。
【０００６】まず、図３１に示すように、半絶縁ＧａＡ
ｓ基板４１の表面上に膜厚４０ｎｍのＧａＡｓ層４７を
形成する。次に、図３２に示すように、ＧａＡｓ層４７
の表面上に超格子層４２を形成する。超格子層４２は膜
厚が６ｎｍのＡｌ０　．　３　５　Ｇａ０　．　６　５
　Ａｓ層と膜厚５ｎｍのＧａＡｓ層を分子線エピタキシ
法を用いて交互に８度成長させて形成する。さらに、図
３３に示すように、超格子層４２の表面上にＧａＡｓ層
４３およびＡｌＧａＡｓ層４４を形成する。さらに、図
３４に示すように、ＡｌＧａＡｓ層４４およびＧａＡｓ
層４３をエッチングし、リセス領域４８を形成する。さ
らに図３５に示すように、リセス領域４８にＴｉ／Ａｕ
からなる２本のゲート電極４５、４５を形成する。その
後、図３６に示すように、ソース・ドレイン電極４６、
４６を形成し、図２８に示す電界効果トランジスタ４０
が完成する。
【０００７】次に、従来の第２例による電界効果トラン
ジスタ５０について説明する。図３７は多数のグレーテ
ィングゲート電極を持つ電界効果トランジスタ５０の断
面構造図であり、このような電界効果トランジスタは「
Ｓｕｒｆａｃｅ−ｓｕｐｅｒｌａｔｔｉｃｅ　　ｅｆｆ
ｅｃｔｓ　　ｉｎ　　ａ　　ｇｒａｔｉｎｇ−ｇａｔｅ
　　ＧａＡｓ／ＧａＡｓＡｌＡｓ　　ｍｏｄｕｌａｔｉ
ｏｎ　　ｄｏｐｅｄ　　ｆｉｅｌｄ−ｅｆｆｅｃｔ　　
ｔｒａｎｓｉｓｔｏｒ」Ｋ．Ｉｓｍａｉｌ　　ｅｔ　　
ａｌ．Ａｐｐｌｉｅｄ　　Ｐｈｙｓｉｃｓ　　Ｌｅｔｔ
ｅｒ　　Ｖｏｌ．５２，Ｎｏ．１３，２８　　Ｍａｒｃ
ｈ　　１９８８に開示されている。図３７を参照して、
電界効果トランジスタ５０はシリコン基板５１の表面上
に真性ＧａＡｓ層５２、真性ＡｌＧａＡｓ層５３、ｎ型
ＡｌＧａＡｓ層５４が積層されている。さらに、ソース
・ドレイン領域としてｎ型ＧａＡｓ層５５、５５が形成
されている。ｎ型ＡｌＧａＡｓ層５４の表面上には幅が
０．１μｍのゲート電極５６が０．２μｍピッチで複数
個整列配置されている。このような複数のグレーティン
グゲート電極５６を配置することによって基板中に周期
的にポテンシャル井戸が形成される。そして、上記の第
１例で説明したように共鳴トンネル効果を利用して負性
特性を有する電圧−電流特性を持った電界効果トランジ
スタ５０が実現されている。
【０００８】さらに、従来の第３例による電界効果トラ
ンジスタについて説明する。図３８は電界効果トランジ
スタ６０の断面構造図であり、このような構造は、たと
えばＡｐｐｌｉｅｄ　　Ｓｕｒｆａｃｅ　　Ｓｃｉｅｎ
ｃｅ　　４１／４２　　Ｆｕｒｕｋａｗａ，１９８９，
ｐ６２７〜６３２に開示されている。図３８に示すよう
に、電界効果トランジスタ６０は１対のソース・ドレイ
ン領域６６、６６が形成されたシリコン基板６１を用い
ている。 シリコン基板６１の表面上にはゲート絶縁膜６２を介在
して複数のグレーティングゲート電極６３が形成されて
いる。さらに、グレーティングゲート電極６３の表面上
には絶縁層６４を介在して上部ゲート電極６５が形成さ
れている。この第３の例の電界効果トランジスタ６０は
シリコン基板６１を用いており、ソース・ドレイン６６
、６６間のチャネル領域には、グレーティングゲート電
極６３の電圧によって周期的にポテンシャル井戸が形成
される。また、上部電極６５はポテンシャル井戸の中の
エレクトロン密度を制御するために設けられている。
【０００９】図３８に示す電界効果トランジスタ６０の
製造方法について説明する。図３９ないし図４１はその
製造工程（第１ないし第３工程）を順に示す断面構造図
である。図３９を参照して、ｐ型シリコン基板６１の表
面上にゲート絶縁層６２およびゲート電極用導電層６３
ａを所定の形状に形成する。そして、ゲート電極用導電
層６３ａをマスクとしてシリコン基板６１中に不純物イ
オン６７をイオン注入してソース・ドレイン領域６６、
６６を形成する。次に、図４０に示すように、ゲート電
極用導電層６３ａをパターニングして複数のグレーティ
ングゲート電極６３を形成する。さらに、図４１に示す
ように、シリコン基板６１の表面上を層間絶縁層６４お
よび上部電極層６５で覆った後、ソース・ドレイン領域
６６、６６に達する開口を形成する。
【００１０】
【発明が解決しようとする課題】上記した従来の３つの
電界効果トランジスタはいずれも複数の近接したゲート
電極を用いてポテンシャル井戸を形成するタイプのもの
である。
【００１１】また、従来の第１例あるいは第２例のよう
に、化合物半導体を利用した電界効果トランジスタは、
シリコン基板を利用した第３例の電界効果トランジスタ
に比べて製造装置や材料が高価であり、コストの面から
好ましいものではなかった。さらに、特に第２あるいは
第３例の電界効果トランジスタのように、ゲート電極で
ポテンシャル井戸を形成する構造においては、ゲート電
極の幅を微細に加工し、かつ複数本のゲート電極を微細
なピッチで配列して形成する必要があるが、このような
微細加工は製造上困難なものであった。また一方で、複
数のゲート電極を近接してポテンシャル障壁を形成する
と、障壁の幅がチャネル方向に広がり、シャープな井戸
型ポテンシャルを形成することは困難であった。このた
めに、トンネル効率が低く、量子共鳴効果で流れる電流
がポテンシャル障壁を熱励起により飛び越えることによ
って流れる電流に比べて少ないという問題もあった。
【００１２】そこで、この発明は上記のような問題点を
解消するためになされたもので、トンネル効率が大きく
、かつ製造方法が容易な共鳴トンネル効果を利用した半
導体装置およびその製造方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】この発明による半導体装
置は、主表面を有する基板と、基板の表面に所定の間隔
をもって形成された１対のソース・ドレイン導電層と、
基板の主表面上に形成された絶縁層と、絶縁層の表面上
に形成されたゲート電極と、１対のソース・ドレイン領
域の基板表面に沿って基板中に形成されたチャネル領域
とを備えている。そして、チャネル領域には、その両側
をシリコン層に挟まれ、シリコンよりバンドキャップの
大きい材料からなる第１および第２半導体層が、多数キ
ャリアの移動方向に沿って一定の間隔をもって配置され
ている。また、請求項２にかかる半導体装置の製造方法
は以下の工程を備えている。まず、第１シリコン基板の
主表面にアモルファス層を形成する。次にアモルファス
層の表面上に第２シリコン基板を接触させる。そして、
互いに接触させた第１および第２シリコン基板を熱処理
し、アモルファス層を固相成長させて単結晶化すること
によってアモルファス層を薄層化する。さらに、第２シ
リコン基板をエッチングすることによりアモルファス層
の表面上に所定の厚さの単結晶シリコン層を残余する。 そして、単結晶シリコン層の表面の所定領域に不純物を
導入して不純物領域を形成する。さらに、単結晶シリコ
ン層の表面から第１シリコン基板中へ達する溝を形成し
、不純物領域を溝の両側へ電気的に分離する。さらに、
溝の内部および不純物領域の表面上に絶縁層を形成する
。そして、絶縁層の表面上に導電層を形成し、パターニ
ングすることによってゲート電極を形成する。
【００１４】請求項３にかかる半導体装置の製造方法は
以下の工程を備えている。まず、第１シリコン基板の主
表面にアモルファス層を形成する。次に、開口部を有す
る酸化膜に覆われ、この開口部に単結晶シリコン面を露
出させた第２シリコン基板を第１シリコン基板のアモル
ファス層の表面に載置し、第１シリコン基板のアモルフ
ァス層の表面と第２シリコン基板の単結晶シリコン面と
を接触させる。そして、互いに接触させた第１および第
２シリコン基板を熱処理し、アモルファス層を固相成長
させて単結晶化することにより第１シリコン基板のシリ
コン面から基板の深さ方向に向かって延びる薄層化され
たアモルファス層を形成する。次に、第２シリコン基板
を除去し、単結晶化されたシリコン層表面および薄層化
されたアモルファス層の表面を露出させる。そして、露
出したシリコン層表面上およびアモルファス層の表面上
に絶縁層を形成する。さらに、絶縁層の表面上に導電層
を形成し、パターニングすることによってゲート電極を
形成する。
【００１５】請求項４にかかる半導体装置の製造方法は
以下の工程を備える。まず、第１シリコン基板の主表面
上のチャネル領域となるべき領域の一部にアモルファス
層を形成する。次に、第１シリコン基板の主表面上に第
２シリコン基板を載置し、第２シリコン基板の表面とア
モルファス層の表面とを接触させる。さらに、互いに接
触させた第１および第２シリコン基板を熱処理し、アモ
ルファス層を固相成長させて単結晶化することにより第
１シリコン基板の主表面から基板の深さ方向に向かって
延びる薄層化されたアモルファス層を形成する。さらに
、第２シリコン基板を除去し、単結晶化されたシリコン
層表面および薄層化されたアモルファス層の表面および
第１シリコン基板の表面を露出させる。そして、露出し
たシリコン層表面、アモルファス層の表面および第１シ
リコン基板表面上に絶縁層を形成する。そして、絶縁層
の表面上に導電層を形成し、パターニングすることによ
ってゲート電極層を形成する。
【００１６】
【作用】請求項１にかかる半導体装置は、チャネル領域
にシリコンよりバンドキャップの大きい半導体層を薄く
形成することによってポテンシャル障壁を形成してトン
ネル効率を向上させている。
【００１７】また、請求項２ないし請求項４にかかる半
導体装置の製造方法では、結晶学的に異なる半導体層を
いわゆるウェハ直接接合法を用いて接合することにより
、薄いアモルファス半導体層を形成することができる。
【００１８】
【実施例】以下、この発明の実施例について図を用いて
説明する。
【００１９】まず、この発明の第１実施例について説明
する。図２は、第１実施例の電界効果トランジスタの平
面構造図であり、図１は図２中の切断線Ｘ−Ｘに沿った
方向からの断面構造図である。電界効果トランジスタの
基板は、第１シリコン単結晶基板１、アモルファスシリ
コン層２および第２シリコン単結晶基板３の積層構造を
有している。第１シリコン単結晶基板１は結晶方位＜０
０１＞のｐ型基板である。また、第２シリコン単結晶基
板３は結晶方位＜１１１＞のｐ型基板である。第１およ
び第２シリコン単結晶基板１、３に挟まれるアモルファ
スシリコン層２は数１０〜１００Åの厚さに形成されて
いる。また、第２シリコン単結晶基板３は０．２μｍ程
度に形成されている。第２シリコン単結晶基板３の表面
には１対のソース・ドレイン領域５、５が形成され、そ
の周囲をフィールド酸化膜４で取り囲まれている。フィ
ールド酸化膜４の下部には反転防止用のチャネルストッ
プ領域３０が形成されている。ソース・ドレイン領域５
はｎ型の第１不純物領域５ａと第２不純物領域５ｂとか
ら形成されている。さらに、第２不純物領域５ｂの表面
には金属シリサイド層５ｃが形成されている。
【００２０】基板の中央部には第２シリコン単結晶基板
３、アモルファスシリコン層２および第１シリコン単結
晶基板１に達する溝８が形成されている。溝８は深さが
約０．３μｍ、幅が約０．１μｍに形成されている。溝
８の内部表面および第２シリコン単結晶基板３の表面に
は膜厚０．０１μｍ程度のゲート絶縁膜６が形成されて
いる。ゲート絶縁膜６の表面上には多結晶シリコン層９
ａおよび金属シリサイド層９ｂからなるゲート電極９が
形成されている。ゲート電極９の側壁にはサイドウォー
ル絶縁膜１０、１０が形成されている。基板の表面上は
層間絶縁層１１に覆われ、配線層１２が層間絶縁層１１
中に形成された開口部を通してソース・ドレイン領域５
、５の表面に接続されている。
【００２１】図中矢印で示すように、溝８の内表面に沿
って一方のソース・ドレイン領域５から他方のソース・
ドレイン領域５に達する領域にチャネル領域７が形成さ
れている。溝８の底部には該トランジスタをエンハンス
メント型とするためのボロン注入領域１３が形成されて
いる。この電界効果トランジスタの特徴的な構造は、チ
ャネル領域７の矢印に沿って第２シリコン単結晶基板３
、アモルファスシリコン層２、第１シリコン単結晶基板
１、アモルファスシリコン層２、第２シリコン単結晶基
板３が順に配置されていることである。
【００２２】図３はこの電界効果トランジスタのチャネ
ル領域に沿ったバンド図である。出願において単結晶シ
リコンのエネルギギャップＥｇ　１　は約１．１ｅＶ、
アモルファスシリコンのバンドギャップＥｇ　２　は約
１．８ｅＶであるため、図３に示されるように伝導帯中
に約０．３〜０．４ｅＶのポテンシャル障壁ＰＢが生じ
る。したがって、通常電子はポテンシャル障壁ＰＢより
大きなエネルギを持ったものでないとこのポテンシャル
障壁ＰＢを乗り越えて通過することはできない。しかし
ながら、この発明による電界効果トランジスタは共鳴ト
ンネル効果によって障壁を通過する現象を利用するもの
である。 すなわち、２つのアモルファスシリコン層２、２によっ
て形成されているポテンシャル障壁ＰＢ、ＰＢの間の距
離Ｌ２　を短く形成すると、２つの障壁に挟まれた領域
のエネルギ準位が量子化し、量子井戸が形成される。ま
た、アモルファスシリコン層２の厚さを薄くするとポテ
ンシャル障壁ＰＶの幅Ｌ１　が薄くなり、障壁間の外側
にある電子は障壁をトンネル効果で通過する確率が増加
する。このポテンシャル障壁ＰＢをトンネル効果で通過
する電子は、そのエネルギが２つのポテンシャル障壁Ｐ
Ｂ、ＰＢに挟まれた量子井戸のエネルギ準位と等しいも
ののみ通過する。したがってソース・ドレイン間の電圧
とゲート電圧との関係により、このような共鳴トンネル
効果によってポテンシャル障壁を通過する電子の割合は
量子井戸の離散的なエネルギ準位に依存する。このため
にソース・ドレイン間の電流電圧特性に負性抵抗を持つ
電界効果トランジスタが得られる。なお、図１に示す電
界効果トランジスタの電流／電圧特性は図３０に示す負
性抵抗領域を持った特性に類似したものとなる。このよ
うな周期的なソース・ドレイン電流のピーク領域を有す
る電界効果トランジスタは、たとえば多値メモリのなど
の素子として用いることができる。
【００２３】次に、図１に示す電界効果トランジスタの
製造方法について説明する。図４ないし図１２は図１に
示す電界効果トランジスタの製造工程（第１ないし第９
工程）を順に示す断面図である。
【００２４】まず、図４に示すように、面方位＜００１
＞のｐ型第１シリコン単結晶基板１の表面にアモルファ
ス層２を形成する。第１シリコン基板１は厚みが約５０
０μｍ、比抵抗が１２０Ωｃｍである。アモルファスシ
リコン層２は２つの方法で形成することができる。第１
の方法は、第１シリコン基板１表面にゲルマニウム（Ｇ
ｅ）やシリコン（Ｓｉ）などの４価の原子をイオン注入
し、シリコン基板の表面をアモルファス化する方法であ
る。たとえば、膜厚０．１μｍのアモルファスシリコン
層２ａを形成する場合、Ｇｅイオンでは注入エネルギ１
６０ｋｅＶ、ドーズ量１×１０１　４　／ｃｍ２　以上
でイオン注入を行ない、またＳｉイオンでは注入エネル
ギ８０ｋｅＶ、ドーズ量１×１０１　５　／ｃｍ２　以
上でイオン注入を行なう。また、第２の方法として、低
温ＣＶＤ法８　　Ｃｈｅｍｉｃａｌ　　ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ）やグロー放電法などによりシリコン
基板１の表面上に直接アモルファスシリコン層２ａを堆
積する。
【００２５】次に、図５に示すように、第２シリコン単
結晶基板３を用意する。この第２シリコン基板３は結晶
方位＜１１１＞、厚さ約５００μｍ、比抵抗約２０Ωｃ
ｍのｐ型基板である。第２のシリコン基板３中の所定の
位置、たとえばアモルファスシリコン層２と接合される
側の表面から０．１μｍ程度の深さ位置にボロンイオン
を注入してエッチングストップ層１６が形成されている
。このような第２シリコン単結晶基板３を第１シリコン
単結晶基板１のアモルファスシリコン層２ａ表面に接触
させる。
【００２６】そして、図６に示すように、両方のシリコ
ン基板１、３の接触を保持したまま温度８００〜１００
０℃で約１時間アニール処理を施す。このアニール処理
により、アモルファスシリコン層２ａは第１単結晶シリ
コン基板１の表面および第２シリコン単結晶基板３の表
面から固相成長が始まり、両方のシリコン基板１、３は
互いに接合する。また、互いのシリコン基板１、３の表
面から生じた固相成長が出会った領域では熱的に安定な
アモルファスシリコンの薄い層２が形成される。このア
モルファスシリコン層２はたとえば厚みが数１０Åから
１００Å程度に形成される。なお、このようなシリコン
基板の接合方法をウェハ直接接合法と称し、たとえばＡ
ｐｐｌｉｅｄ　　Ｓｕｒｆａｃｅ　　Ｓｃｉｅｎｃｅ　
　４１／４２Ｆｕｒｕｋａｗａ，１９８９，ｐ６２７〜
６３２に報告されている。
【００２７】さらに、図７に示すように、第２シリコン
単結晶基板３をエチレンジアミンとピロカテコールの水
溶液水に浸すことによってエッチングストップ層１６の
表面まで除去する。このエッチング工程においては１×
１０１　８／ｃｍ３　以上のボロンを含む高濃度のエッ
チングストップ層１６は大きな選択比を有するため、エ
ッチングストッパとして作用する。次に、反応性イオン
エッチングを用いてこのエッチングストップ層１６を除
去する。これによりアモルファスシリコン層２の表面上
に残余する単結晶シリコン層３は膜厚が約０．１μｍと
なる。
【００２８】さらに、図８に示すように、選択酸化法に
より第２シリコン単結晶層３の表面の所定領域に素子分
離用のフィールド酸化膜４を形成する。フィールド酸化
膜４の下部には反転防止用のチャネルストップ層３０が
形成されている。
【００２９】さらに、図９に示すように、第２シリコン
単結晶層３の表面に砒素イオン１７を注入エネルギ３０
ｋｅＶ、ドーズ量１０１　３　〜１０１　５　／ｃｍ２
　でイオン注入し、ｎ型不純物領域５ａを形成する。
【００３０】さらに、図１０に示すように、エッチング
により第２シリコン単結晶層３の表面から第１シリコン
単結晶基板１に到達する溝８を形成する。溝８はその開
口幅が０．０５〜０．１μｍ、深さ０．１２μｍに形成
される。そして、溝８の底部にボロンイオン１８を注入
エネルギ３０ｋｅＶ、ドーズ量２×１０１　２　／ｃｍ
２　で注入してボロン注入領域１３を形成する。その後
、ＣＶＤ法あるいは熱酸化法により膜厚７０Åのゲート
絶縁膜６を溝８の内面および不純物領域５ａの表面に形
成する。
【００３１】さらに、図１１に示すように、基板上の全
面にリンをドープした多結晶シリコン層を堆積し、リソ
グラフィ法およびエッチング法を用いてパターニングす
る。これによりゲート電極の多結晶シリコン層９ａが形
成される。さらに、この多結晶シリコン層９ａをマスク
として不純物領域５ａの表面に砒素イオン１９を注入エ
ネルギ３０ｋｅＶ、ドーズ量１×１０１　５　／ｃｍ２
　で注入した後、温度７００℃で６０分間アニール処理
を行なう。これにより高濃度の第２不純物領域５ｂが形
成される。なお、この第２不純物領域はソース・ドレイ
ン領域の抵抗を低下させるために形成されている。
【００３２】その後、図１２に示すように、基板上の全
面に低温絶縁膜を形成した後、異方性エッチングにより
除去する。これによりゲート電極の多結晶シリコン層９
ａの側壁にサイドウォール絶縁膜１０、１０が形成され
る。さらに、全面に膜厚３００Åのチタン層を堆積し、
温度６００℃の窒素雰囲気中でアニール処理を行なう。 これにより、ソース・ドレイン領域の第２不純物領域５
ｂの表面およびゲート電極の多結晶シリコン層９ａの表
面にチタンシリサイド層５ｃ、９ｂが形成される。その
後、サイドウォール絶縁層１０、１０などの上に形成さ
れた未反応のチタン層を硫酸などによって選択的に除去
する。
【００３３】その後、層間絶縁層を形成し、コンタクト
ホールを開口した後、アルミニウム配線層をパターニン
グすることにより図１に示す電界効果トランジスタが製
造される。
【００３４】次に、この発明の第２の実施例による電界
効果トランジスタの構造について説明する。図１３は、
第２の実施例による電界効果トランジスタの断面構造図
である。第２の実施例は、第１の実施例と比較して、チ
ャネル領域に形成されるアモルファスシリコン層が４層
形成されていることである。したがって、アモルファス
シリコン層２ａ、２ｂに対応して形成されるポテンシャ
ル障壁はチャネル領域において４つ隣接して形成される
。なお、このような構造は、第１の実施例の製造工程に
おいて図４に示す工程から図７に示す工程を繰り返して
行なうことにより実現することができる。
【００３５】さらに、この発明の第３の実施例について
説明する。図１４は、第３の実施例による電界効果トラ
ンジスタの断面構造図である。図１４に示される電界効
果トランジスタは、基板の表面が平坦に形成されている
。そして、ソース・ドレイン領域５、５間に形成される
チャネル領域も基板表面に沿って平坦に構成される。 薄いアモルファスシリコン層２はチャネル領域における
多数キャリアの移動を妨げるように基板深さ方向に延び
る一対の垂直領域と基板表面と平行に延びる底面からな
る箱型形状に形成されている。そして、このアモルファ
スシリコン層２の内部には第２のシリコン単結晶層３が
形成されている。
【００３６】図１５は、図１４に示す電界効果トランジ
スタのチャネル領域のバンド図である。図１５に示すよ
うに、伝導帯にはアモルファスシリコン層の１対の垂直
領域に対応して２つのポテンシャル障壁ＰＢが形成され
ている。この第３の実施例は、第１の実施例と同様のバ
ンド構造を有している。ただし、チャネル領域が基板表
面に対して平行に形成されている点で異なる。そして、
このようなポテンシャル障壁を有する電界効果トランジ
スタにおいても、第１実施例と同様に共鳴トンネル効果
による電流−電圧特性を得ることができる。
【００３７】次に、図１４に示す第３実施例の電界効果
トランジスタの製造方法について説明する。図１６ない
し図２１は、その製造工程（第１工程ないし第６工程）
を順に示す断面構造図である。
【００３８】まず、図１６に示すように、第１シリコン
単結晶基板１と第２シリコン単結晶基板２０とを用意す
る。第１シリコン単結晶基板１は面方位＜００１＞のｐ
型シリコン基板であり、基板の厚さは約５００μｍ、比
抵抗は約２０Ωｃｍである。この第１シリコン単結晶基
板１の表面に厚さ０．１μｍのアモルファスシリコン層
２ａを形成する。このアモルファスシリコンの形成方法
は図４に示す工程で説明したのと同様の方法を用いる。 一方、第２シリコン単結晶基板２０は面方位＜１１１＞
のｐ型シリコン基板であり、基板の厚さは約５００μｍ
、比抵抗は約２０Ωｃｍである。この第２シリコン単結
晶基板２０の表面上に熱酸化により膜厚５０ｎｍのシリ
コン酸化膜２１を形成する。その後、リソグラフィ法お
よびエッチング法によってシリコン酸化膜２１に幅０．
１μｍの開口部を形成する。そして、この開口部の内部
に選択的にエピタキシャル成長を行ないシリコン単結晶
領域２２を形成する。
【００３９】次に、図１７に示すように、第１のシリコ
ン基板１と第２のシリコン基板２０とを接触させる。こ
のとき、第１シリコン基板１のアモルファスシリコン層
２ａと第２シリコン基板２０のシリコン単結晶領域２２
とが接触するように設定する。
【００４０】そして、図１８に示すように、両方の基板
１、２０の接触を保持した状態で温度８００〜１０００
℃でアニール処理を行ない、薄いアモルファスシリコン
層２を形成する。このアモルファスシリコン層２は図１
７に示すアモルファスシリコン層２ａがシリコン単結晶
領域２２の表面と第１シリコン単結晶基板１の表面の両
側から固相成長が行なわれた結果、両者の成長面の境界
位置に形成される。
【００４１】次に、図１９に示すように、エッチングに
より第２シリコン単結晶基板２０および酸化膜２１を除
去する。これにより第１シリコン単結晶基板１および第
２シリコン単結晶層３の表面が平坦に形成される。
【００４２】さらに、図２０に示すように、全面にゲー
ト絶縁層６、リンがドープされた多結晶シリコン層を堆
積した後、パターニングしてゲート電極の多結晶シリコ
ン層９ａを形成する。そして、この多結晶シリコン層９
ａをマスクとして第１シリコン単結晶基板１表面にリン
あるいは砒素などのｎ型不純物イオン２３をイオン注入
する。イオン注入により１対のソース・ドレイン領域５
ａ、５ａが形成される。
【００４３】さらに、図２１に示すように、ゲート電極
用の多結晶シリコン層９ａの側壁にサイドウォール絶縁
層１０、１０を形成する。さらに、図１２に示す工程で
説明したのと同様の方法を用いて不純物領域５ａ、５ａ
および多結晶シリコン層９ａの表面にチタンシリサイド
層５ｃ、９ｂを形成する。
【００４４】その後、層間絶縁層１１の形成工程および
配線層１２の形成工程を経て図１４に示す電界効果トラ
ンジスタが完成する。
【００４５】次に、第３の実施例の電界効果トランジス
タの製造方法の変形例について説明する。図２２ないし
図２４は図１６ないし図１８に示す製造工程の他の製造
方法を示す断面構造図である。まず、図２２に示すよう
に、面方位＜１１１＞のｐ型シリコン基板１の表面にア
モルファスシリコン層２ａを形成する。アモルファスシ
リコン層２ａの形成方法は第１実施例および第３実施例
で説明したのと同様の方法を適用する。
【００４６】次に、図２３に示すように、集光したエネ
ルギ線をアモルファスシリコン層２ａの所望の領域に照
射することによってアモルファスシリコン層２ａを選択
的に＜１１１＞軸にエピタキシャルになるように固相成
長させる。これによって第１シリコン単結晶基板１の表
面上の所望の領域にのみアモルファスシリコン層２ａを
形成する。
【００４７】そして、図２４に示すように、結晶方位の
異なる第２シリコン単結晶基板２５を第１シリコン単結
晶基板１の表面上に接触させる。そして、接触を保持し
た状態でアニール処理を行なうことによりアモルファス
シリコン層２ａの表面に接する第２シリコン単結晶基板
２５の表面側からのみ固相成長が生じ、その結果凹状の
薄いアモルファスシリコン層２が形成される。この後、
第２シリコン単結晶基板２５を除去する。そして、その
後、図２０および図２１の工程が引き続いて行なわれる
。
【００４８】さらに、薄いアモルファスシリコン層２を
形成する他の変形例について説明する。図２５および図
２６は図１６ないし図１８に示す工程の変形例を示す断
面構造図である。
【００４９】図２５に示すように、第１シリコン単結晶
基板１の表面上に所定の領域にのみ開口を有するレジス
トパターン２７を形成する。そして、このレジストパタ
ーン２７をマスクとして基板表面にＧｅやＳｉのイオン
ビーム２６を照射してアモルファスシリコン層２ａを形
成する。なお、レジストパターン２７を使用する代わり
に、イオンビーム２６を収束して所望の位置にのみ照射
してアモルファスシリコン層２ａを形成してもよい。
【００５０】次に、図２６に示すように、第２シリコン
単結晶基板２８を第１シリコン単結晶基板１の表面上に
接触し、アニール処理を施す。これにより、第２シリコ
ン単結晶基板２８の表面側からのみ固相成長が生じるこ
とによって凹状の薄いアモルファスシリコン層２が形成
される。この後、第２シリコン単結晶基板２８を除去す
る。そして、第３実施例における図２０以降の工程が行
なわれる。
【００５１】さらに、この発明の第４の実施例について
説明する。図２７は、第４の実施例による電界効果トラ
ンジスタの断面構造図である。この例においては、アモ
ルファスシリコン層２がチャネル領域７において多数キ
ャリアの移動を妨げるように基板中に延びる垂直領域と
ソース・ドレイン領域５の下面に沿って基板表面に平行
に延びる底面とを有する独立した２つの層から構成され
ている。このようなアモルファスシリコン層２、２によ
っても、チャネル領域７に２つのポテンシャル障壁を形
成することができる。
【００５２】このように、上記の第１ないし第４実施例
に示す電界効果トランジスタのいずれも共鳴トンネル効
果を用いた電流−電圧特性を得ることができる。
【００５３】なお、上記実施例において薄いアモルファ
スシリコン層を形成する方法として２つのシリコン基板
をアモルファス層に直接接合して固相成長を行なうウェ
ハ直接接合法を用いる例について説明したが、予めアモ
ルファスシリコン層を形成せず、直接シリコン基板同士
を接合する方法を用いても構わない。この場合には、両
方の基板の境界面に薄いアモルファスシリコン層が形成
される。
【００５４】また、ポテンシャル障壁を形成するための
材料として上記実施例においてはアモルファスシリコン
を用いたが、他の材料、すなわちシリコンと格子定数が
ほぼ等しくバンドギャップが大きいような材料、たとえ
ばＧａＰ、ＡｌＰ、ＺｎＳ、ＣａＦ２　、ＳｉＯ２　、
ＳｉＣ、ＣｄＳｅなどを用いても構わない。
【００５５】なお、上記実施例で示したアモルファスシ
リコン層より形成されるポテンシャル障壁は一方でパン
チスルー防止や不純物の熱拡散防止のバリアとしての作
用もなす。また、浅い領域にアモルファス層を形成する
ことによってバンド間トンネリング法のバリアとして、
あるいは２次元電子ガスを発生させるプロファイルとし
ても有効に作用する。
【００５６】
【発明の効果】このように、本発明にかかる半導体装置
は、チャネル領域にシリコンよりバンドギャップの大き
い材料を用いて共鳴トンネル効果を利用することにより
、従来の化合物半導体や複数のゲート電極を用いる半導
体装置に比べてトンネル効果の大きい半導体装置を実現
することができる。また、ウェハ直接接合法を用いた製
造方法を利用することによって材料や製造装置が安価で
、簡便な製造方法によって上記の半導体装置を実現する
ことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例による電界効果トラン
ジスタの断面構造図であり、図２中の切断線Ｘ−Ｘの方
向からの断面を示している。
【図２】この発明の第１の実施例による電界効果トラン
ジスタの平面構造図である。
【図３】図１に示す電界効果トランジスタのバンド図で
ある。
【図４】図１に示す電界効果トランジスタの製造工程の
第１工程を示す断面図である。
【図５】図１に示す電界効果トランジスタの製造工程の
第２工程を示す断面図である。
【図６】図１に示す電界効果トランジスタの製造工程の
第３工程を示す断面図である。
【図７】図１に示す電界効果トランジスタの製造工程の
第４工程を示す断面図である。
【図８】図１に示す電界効果トランジスタの製造工程の
第５工程を示す断面図である。
【図９】図１に示す電界効果トランジスタの製造工程の
第６工程を示す断面図である。
【図１０】図１に示す電界効果トランジスタの製造工程
の第７工程を示す断面図である。
【図１１】図１に示す電界効果トランジスタの製造工程
の第８工程を示す断面図である。
【図１２】図１に示す電界効果トランジスタの製造工程
の第９工程を示す断面図である。
【図１３】この発明の第２の実施例による電界効果トラ
ンジスタの断面構造図である。
【図１４】この発明の第３の実施例による電界効果トラ
ンジスタの断面構造図である。
【図１５】図１４に示す電界効果トランジスタのバンド
図である。
【図１６】図１４に示す電界効果トランジスタの製造工
程の第１工程を示す断面図である。
【図１７】図１４に示す電界効果トランジスタの製造工
程の第２工程を示す断面図である。
【図１８】図１４に示す電界効果トランジスタの製造工
程の第３工程を示す断面図である。
【図１９】図１４に示す電界効果トランジスタの製造工
程の第４工程を示す断面図である。
【図２０】図１４に示す電界効果トランジスタの製造工
程の第５工程を示す断面図である。
【図２１】図１４に示す電界効果トランジスタの製造工
程の第６工程を示す断面図である。
【図２２】図１４に示す電界効果トランジスタの製造方
法の変形例の第１工程を示す断面図である。
【図２３】図１４に示す電界効果トランジスタの製造方
法の変形例の第２工程を示す断面図である。
【図２４】図１４に示す電界効果トランジスタの製造方
法の変形例の第３工程を示す断面図である。
【図２５】図１４に示す電界効果トランジスタの製造方
法の他の変形例の第１工程を示す断面図である。
【図２６】図１４に示す電界効果トランジスタの製造方
法の他の変形例の第２工程を示す断面図である。
【図２７】この発明の第４の実施例による電界効果トラ
ンジスタの断面構造図である。
【図２８】従来の電界効果トランジスタの第１の例を示
す断面構造図である。
【図２９】図２８に示す電界効果トランジスタの伝導帯
のポテンシャルを示す図である。
【図３０】図２８に示す電界効果トランジスタの電流−
電圧特性を示す図である。
【図３１】図２８に示す電界効果トランジスタの製造工
程の第１工程を示す断面図である。
【図３２】図２８に示す電界効果トランジスタの製造工
程の第２工程を示す断面図である。
【図３３】図２８に示す電界効果トランジスタの製造工
程の第３工程を示す断面図である。
【図３４】図２８に示す電界効果トランジスタの製造工
程の第４工程を示す断面図である。
【図３５】図２８に示す電界効果トランジスタの製造工
程の第５工程を示す断面図である。
【図３６】図２８に示す電界効果トランジスタの製造工
程の第６工程を示す断面図である。
【図３７】従来の第２の例による電界効果トランジスタ
の断面構造図である。
【図３８】従来の第３の例による電界効果トランジスタ
の断面構造図である。
【図３９】図３８に示す電界効果トランジスタの製造工
程の第１工程を示す断面図である。
【図４０】図３８に示す電界効果トランジスタの製造工
程の第２工程を示す断面図である。
【図４１】図３８に示す電界効果トランジスタの製造工
程の第３工程を示す断面図である。
【符号の説明】
１　　第１シリコン単結晶基板 ２　　アモルファスシリコン層 ３　　第２シリコン単結晶基板（第２シリコン単結晶層
）５　　ソース・ドレイン領域 ６　　ゲート絶縁膜 ７　　チャネル領域 ９　　ゲート電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　主表面を有する基板と、前記基板の表
    面に所定の間隔をもって形成された１対のソース・ドレ
    イン導電層と、前記基板の主表面上に形成された絶縁層
    と、前記絶縁層の表面上に形成されたゲート電極と、前
    記１対のソース・ドレイン領域の間の基板表面に沿って
    、前記基板中に形成されたチャネル領域とを備え、前記
    チャネル領域内に所定の間隔をもって形成され、前記１
    対のソース・ドレイン領域の間を移動する多数キャリア
    の移動を遮るように延び、かつシリコンよりバンドギャ
    ップの大きい材料からなる第１および第２半導体層をさ
    らに備える、半導体装置。
  2. 【請求項２】　　第１シリコン基板の主表面にアモルフ
    ァス層を形成する工程と、前記アモルファス層の表面上
    に第２シリコン基板を接触させる工程と、互いに接触さ
    せた前記第１および第２シリコン基板を熱処理し、前記
    アモルファス層を固相成長させて単結晶化することによ
    って前記アモルファス層を薄層化する工程と、前記第２
    シリコン基板をエッチングすることにより前記アモルフ
    ァス層の表面上に所定の厚さの単結晶シリコン層を残余
    する工程と、前記単結晶シリコン層の表面の所定領域に
    不純物を導入して不純物領域を形成する工程と、前記単
    結晶シリコン層の表面から前記第１シリコン基板中へ達
    する溝を形成し、前記不純物領域を前記溝の両側へ電気
    的に分離する工程と、前記溝の内部および前記不純物領
    域の表面上に絶縁層を形成する工程と、前記絶縁層の表
    面上に導電層を形成し、パターニングすることによって
    ゲート電極を形成する工程とを備えた、半導体装置の製
    造方法。
  3. 【請求項３】　　第１シリコン基板の主表面にアモルフ
    ァス層を形成する工程と、主表面を開口部を有する酸化
    膜に覆われ、この開口部に単結晶シリコン面を露出させ
    た第２シリコン基板を前記第１シリコン基板の前記アモ
    ルファス層の表面上に載置し、前記第１シリコン基板の
    前記アモルファス層の表面と前記第２シリコン基板の前
    記単結晶シリコン面とを接触させる工程と、互いに接触
    させた前記第１および第２シリコン基板を熱処理し、前
    記アモルファス層を固相成長させて単結晶化することに
    より前記第１シリコン基板の主表面から基板の深さ方向
    に向かって延びる薄層化された前記アモルファス層を形
    成する工程と、前記第２シリコン基板を除去し、単結晶
    化されたシリコン層表面および薄層化された前記アモル
    ファス層の表面を露出させる工程と、露出した前記シリ
    コン層表面上および前記アモルファス層の表面上に絶縁
    層を形成する工程と、前記絶縁層の表面上に導電層を形
    成し、パターニングすることによってゲート電極層を形
    成する工程とを備えた、半導体装置の製造方法。
  4. 【請求項４】　　第１シリコン基板の主表面のチャネル
    領域となるべき領域の一部にアモルファス層を形成する
    工程と、前記第１シリコン基板のシリコン面上に第２シ
    リコン基板を載置し、前記第２シリコン基板の表面と前
    記アモルファス層の表面とを接触させる工程と、互いに
    接触させた第１および第２シリコン基板を熱処理し、前
    記アモルファス層を固相成長させて単結晶化することに
    よって、前記第１シリコン基板の主表面から基板の深さ
    方向に向かって延びる薄層化された前記アモルファス層
    を形成する工程と、前記第２シリコン基板を除去し、単
    結晶化されたシリコン層表面、薄層化された前記アモル
    ファス層の表面および前記第１シリコン基板のシリコン
    面を露出させる工程と、露出した前記シリコン層表面、
    前記アモルファス層表面および前記第１シリコン基板の
    表面に絶縁層を形成する工程と、前記絶縁層の表面上に
    導電層を形成し、パターニングすることによってゲート
    電極層を形成する工程とを備えた、半導体装置の製造方
    法。
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