JPH0120450B2 - - Google Patents

Description

請求の範囲 １ 多重タスクの実行を時間多重化するためのデ
イジタル装置であつて、 前記タスクの各々は前記装置内の制御メモリ内
の制御ワードの順序によつて規定されており、 各順序における少なくとも１つの制御ワードは
出力メツセージが前記装置内の出力ライン上に送
られるようにし、前記出力メツセージは前記装置
内の入力ライン上に受取られる応答メツセージを
呼出し、 前記出力ライン上に送られる前記出力メツセー
ジの各々とともに各リジユームアドレスを表わす
制御信号を送信するための手段と、 前記対応する各制御信号とともに前記送られた
出力メツセージ内に呼出される前記応答メツセー
ジを前記入力ライン上に受信するための手段と、 対応する受信された制御信号によつて表わされ
る前記リジユームアドレスで始まる前記制御メモ
リ内の制御ワードを実行することによつて、前記
受信された応答メツセージの各々をオペレートす
るための手段とを備えるデイジタル装置。 ２ 前記送信のための手段は、前記制御信号とし
てエンコードされていない形式でリジユームアド
レスを送る、請求の範囲第１項記載のデイジタル
装置。 ３ 前記送信のための手段は、前記制御信号とし
て前記リジユームアドレスを表わしかつ前記リジ
ユームアドレスよりも少ないビツトを備えるコー
ドを送信する、請求の範囲第１項記載のデイジタ
ル装置。 ４ 送られたコードによつて表わされるリジユー
ムアドレスをストアするためのストレージ手段
と、 受取られたコードによつて表わされるリジユー
ムアドレスを前記ストレージ手段から読出すため
のアドレス手段とをさらに備える、請求の範囲第
３項記載のデイジタル装置。 ５ 送られたコードによつて表わされるリジユー
ムアドレスとともにマシンステートビツトをスト
アするためのストレージ手段と、 受取られたコードによつて表わされるストアさ
れたリジユームアドレスとともにストアされたマ
シンステートビツトをストレージ手段から読出す
ためのアドレス手段とをさらに含む、請求の範囲
第３項記載のデイジタル装置。 ６ 前記入力ライン上に無応答メツセージを受け
るための手段と、 前記無応答メツセージを前記応答メツセージか
ら区別するための手段と、 予め定められるアドレスで始まる前記制御メモ
リ内の制御ワードを実行することによつて前記受
取つた無応答メツセージをオペレートするための
手段とをさらに備える、請求の範囲第１項記載の
デイジタル装置。 ７ 前記送信のための手段は、前記出力メツセー
ジの前記送信と前記出力ライン上の各制御信号と
を同期させるための出力待ち行列手段を含む、請
求の範囲第１項記載のデイジタル装置。 ８ 前記受信のための手段は、前記応答メツセー
ジの前記受信と前記入力ラインからの各制御信号
とを同期させるための入力待ち行列手段を含む、
請求の範囲第１項記載のデイジタル装置。 ９ 第１および第２のデイジタル装置を含み、前
記第１の装置は各応答メツセージを呼出すための
出力メツセージを前記第２の装置に送信するため
の手段を備え、前記第２の装置は前記応答メツセ
ージならびに自発的無応答メツセージを前記第１
の装置に送信するための手段を備えるデイジタル
システムであつて、 前記応答メツセージおよび前記無応答メツセー
ジをいかなる順序においても受けるための、およ
び前記応答メツセージとともに前記第２の装置か
らの制御信号を受けるための前記第１の装置内の
入力手段を備え、 前記制御信号は各リジユームアドレスを表わ
し、 定められたアドレスで始まる制御メモリ内の制
御ワードを実行することによつて前記無応答メツ
セージをオペレートするため、および前記制御信
号によつて表わされる前記各リジユームアドレス
で始まる前記制御メモリ内の制御ワードを実行す
ることによつて前記応答メツセージをオペレート
するための前記第１の装置内の制御手段とを備え
るデイジタルシステム。 １０ 第１および第２のデイジタル装置を含み、
前記第１の装置は前記第１の装置のオペレーシヨ
ンを指示する制御ワードをストアするための制御
メモリを有するデイジタルシステムであつて、 応答メツセージが呼出される出力メツセージと
ともにリジユームアドレスを表わす制御信号を前
記第２の装置に送信するための前記第１の装置内
の送信手段と、 前記制御信号とともに前記呼出された応答メツ
セージを前記第１の装置に送信するための前記第
２の装置内の送信手段と、 前記制御メモリからの制御ワードを実行して前
記制御信号によつて表わされるリジユームアドレ
スで始まる前記応答メツセージをオペレートする
ための前記第１の装置内の実行手段とを備える、
デイジタルシステム。 １１ 入力ライン、出力ラインおよび制御メモリ
を備えるデイジタル装置であつて、 応答メツセージが呼出される出力メツセージと
ともにリジユームアドレスを表わす制御信号を前
記出力ライン上に送信するための手段と、 前記送信された制御信号とともに前記呼出され
た応答メツセージを前記入力ライン上に受信する
ための手段と、 前記制御メモリ内の制御ワードを実行して前記
受信した制御信号によつて表わされるリジユーム
アドレスで始まる前記受信応答メツセージをオペ
レートするための手段とを備えるデイジタル装
置。 １２ デイジタル装置内のタスクを時間多重化す
る方法であつて、 応答メツセージが呼出される出力メツセージと
ともにリジユームアドレスを表わす制御信号を前
記装置内の出力ライン上に送信するステツプと、 前記送信された制御信号とともに前記呼出され
た応答メツセージを前記装置内の入力ライン上に
受信するステツプと、 前記装置における制御メモリ内の制御ワードを
実行して、前記受信された制御信号によつて表わ
されるリジユームアドレスで始まる前記受信され
た応答メツセージをオペレートするステツプとを
備える方法。 発明の背景 この発明はデイジタルコンピユータに関し、よ
り特定的には時間多重化された複数のタスクのた
めのデイジタルコンピユータに関する。 マイクロプログラム化されたデイジタルコンピ
ユータは、ここではWilkeセンスで構成されるデ
イジタルコンピユータを意味する。すなわちコン
ピユータは複数の制御ワードをストアする制御メ
モリを含み、これらの制御ワードは続いて制御メ
モリから読出されてコンピユータの論理ゲートの
オペレーシヨンを指示する。このことはたとえ
ば、Tomlinson G.RauscherおよびPhillip M.
Adamsによる“Microprogramming：Ａ
Tutorial and Survey of Recent
Developments”という題の論文、IEEE
Transactions on Computers，Volume Ｃ−29、
No.１，1980年１月、pp.2−5.において示されてい
る。 典型的に、制御メモリ内の制御ワードは複数の
グループに配列され、かつこれらのグループの
各々は特定のフアンクシヨンを実行する。たとえ
ば制御ワードのある特定のグループは多重オペレ
ーシヨンを実行し、制御ワードの他のグループは
分割オペレーシヨンを実行し得るなどである。制
御ワードのそれらのグループは、ここではタスク
と呼ばれている。 ここでこの発明は、制御メモリ内の種々のタス
クが実行される時間順序に向けられている。先行
技術においては、たとえば、これらのタスクはし
ばしばシリアルな形式で１つずつ実行される。こ
のような場合においては、一旦特定のタスクがス
タートされると、そのタスクからの制御ワードの
みがそのタスクが完了するまで実行され、その後
においてのみ他のタスクがスタートされ得る。 しかしタスクをシリアルに実行することには、
コンピユータのオペレーシヨンが常に全く非効率
的であるという問題点がある。たとえば、特定の
タスク内のある制御ワードが、返送されるべき応
答メツセージを呼出すメツセージを送るようにオ
ペレートすることを考える。特にこの送信された
メツセージは外部メモリからのデータの要求であ
り、応答メツセージはメモリデータである。ここ
で、そのタスク内の次の制御ワードが、その応答
メツセージにオペレートすることを考える。次
に、もしその応答が発生されかつ受取られるのに
比較的長時間かかるのであれば、応答メツセージ
を呼出す時とその応答メツセージが現実に受取ら
れる時の間、コンピユータは何もせずに待たねば
ならない。 この問題点を克服するために、コンピユータが
応答メツセージを単純に待つということが決して
ないように、いくつかの時間多重化された形式で
コンピユータによつて多重タスクが実行される。
しかし制御メモリ内の時間多重化タスクは、新た
な問題点を生ずる。特に、同時に実行されるタス
クの数の領域を維持するため、および前にストツ
プされたそれらのタスクを再スタートするため
に、何らかの手段が設けられなければならない。
またこれらの雑用オペレーシヨンを実行するのに
かかる時間は、タスクをスイツチするのにかかる
時間が呼出された応答メツセージを受取るのにか
かる時間よりも長くかからないように、極小化さ
れる必要がある。 したがつて、この発明の主な目的は、改良され
た時間多重能力を有するデイジタル装置を提供す
ることである。 この発明の他の目的は、改良された効率を持つ
多重タスクを時間多重化するデイジタル装置を提
供することである。 発明の概要 これらの目的および他の目的は、制御メモリ内
の制御ワードのそれぞれの順序によつて規定され
る多重タスクの実行を時間多重化するためのデイ
ジタル装置によつて、この発明に従つて達成され
る。この装置において、時間多重化は、応答を呼
出す装置によつて送られる各出力メツセージとと
もに各リジユームアドレスを示す制御信号を送る
ことによつて実行される。これらの応答メツセー
ジは、対応する各リジユームアドレスとともに、
装置によつてその後受取られる。装置によつて受
取られた応答メツセージは、対応するリジユーム
アドレスで始まる制御メモリ内の制御ワードを実
行することによつて、その後装置内でオペレート
される。 【図面の簡単な説明】 この発明の様々な特徴や効果は、以下の詳細な
説明および添付の図面を参照することによつてよ
りよく理解されるであろう。 第１図は、この発明に従つて構成されるデイジ
タルシステムの好ましい一実施例を示している。 第２図は、第１図における装置１０の制御メモ
リ内のいくつかのタスクを示し、またこれらのタ
スクの時間多重化を例示的に示している。 第３図は、応答メツセージを呼出す出力メツセ
ージの送信に関連する第１図における装置１０の
その部分の詳細な論理ブロツク図を示している。 第４図は、呼出された応答メツセージの受信に
関する第１図における装置１０の部分の詳細な論
理ブロツク図である。 第５図は、制御メモリアドレスの発生に関連す
る第１図における装置１０のその部分の詳細な論
理ブロツク図である。 第６図は、この発明の他の好ましい一実施例の
詳細を示している。 第７図は、この発明のさらに他の好ましい実施
例の詳細を示している。 【発明の詳細な説明】 ここで第１図を参照して、この発明に従つて構
成される１つの好ましいデイジタルシステムを詳
細に説明する。このシステムは、複数のデイジタ
ル装置１０，１１−１，…，１１−Ｎを含む。オ
ペレーシヨンにおいて、装置１０は装置１１−１
から１１−Ｎに対してバス１２を介してメツセー
ジを送る。これらのメツセージのいくつかは応答
メツセージを呼出し、これらの応答メツセージは
バス１２上の装置１１−１から１１−Ｎによつて
装置１０に対して送られる。装置１１−１から１
１−Ｎはまた、バス１２上の自発的な無応答メツ
セージを装置１０に対して送信し得る。 制御メモリ１３は装置１０に含まれ、この制御
メモリは装置のオペレーシヨンを指示する複数の
制御ワードを含む。これらの制御ワードは複数の
グループに分割され、各グループは装置が実行す
るための特定のタスクを規定する。これらのタス
クのいくつかは、上述したメツセージの送信およ
び対応する応答のオペレートを含む。この発明に
おいて、数個のこれらのタスクが、新規な時間多
重化された形式において実行される。 いかなる特定のタスクにおける制御ワードをも
取出すために、制御メモリアドレスレジスタ１４
が設けられている。レジスタ１４によつてアドレ
スされる各制御ワードは、メモリ１３から読出さ
れかつ制御メモリレジスタ１５内にストアされ
る。次にレジスタ１５内の制御ワードの様々な部
分が、１サイクルごとに装置１０のオペレーシヨ
ンを指示するためにライン１６，１７および１８
上に送られる。 ライン１６上の信号は、実行論理装置２０のオ
ペレーシヨンを指示する。装置２０は出力待ち行
列２２のためのライン２１上の出力メツセージを
形成し、入力待ち行列２４からのライン２３上の
呼出された応答メツセージを受取り、またそれら
の入力メツセージにより演算および論理オペレー
シヨンを実行する。すべてのこれらのオペレーシ
ヨンは、数個の制御ワードからのライン１６上の
制御信号に応答して続いて起こる。 ライン１７上の信号は、次のアドレス論理装置
２５に送られ、装置２５はこれらの信号に応答し
てオペレートして、実行されるべき次の制御ワー
ドのアドレスを発生する。このアドレスは現在の
制御メモリアドレスに関連して発生され、このよ
うにして現在の制御メモリアドレスがリード２６
上の装置２５に対して送られる。また次のアドレ
スは実行論理装置２０内の状態に依存する１つの
値または他の値を持つことができ、このようにし
て種々の状態が論理装置２５に対してリード２７
上に送られる。装置２５はまた入力待ち行列２４
からの入力信号を受取り、その機能を簡単に説明
する。 リード１８上の信号は、待ち行列２２および２
４と他の論理装置２８とに送られる。装置２８は
これらの信号に応答してオペレートして、リジユ
ームアドレスと呼ばれるライン２９上の他の制御
メモリアドレスを発生する。このリジユームアド
レスは、リード１８上の信号が出力メツセージが
応答メツセージを呼出していることを示している
ときはいつでも、出力待ち行列２２内にロードさ
れる。すなわち応答メツセージを呼出す送られる
各出力メツセージは、対応するリジユームアドレ
スを備えている。そしてこのリジユームアドレス
は、その応答メツセージがオペレートされるとき
に、実行されるべき最初の制御ワードを識別す
る。 リード１８上の信号の指示のもとで、このリジ
ユームアドレスは現在の制御メモリアドレスに関
連して発生され得る。このように現在の制御メモ
リアドレスが、リード３０上の論理装置２８に送
られる。またリード１８上の制御信号の指示のも
とに、リジユームアドレスは現在の制御メモリア
ドレスに関連しないメモリ１内のいかなる選択可
能な位置であつてもよく、このようにしてリテラ
ルが論理装置２０に対してリード１８上に送られ
る。 応答メツセージおよびその対応するリジユーム
アドレスを呼出す出力メツセージが出力待ち行列
２２内にロードされてしまつた後、そのメツセー
ジおよびリジユームアドレスはバス１２に対して
出力ライン３１上に送られる。そしてそれからそ
の出力メツセージおよび対応するリジユームアド
レスが、入力ライン３２上の装置１１−１から１
１−Ｎのうちの１つによつて選択的に受取られ
る。 これらの装置の各々は、呼出された応答メツセ
ージを形成する論理装置３３を含む。そしてこれ
らの装置の各々はまた、受取られるリジユームメ
ツセージを保持する論理装置３４を含む。それか
らその応答メツセージが形成された後に、リジユ
ームアドレスとともにその応答およびリジユーム
アドレスの存在を示す制御ビツトが、バス１２に
対して出力ライン３５上に送られる。 バス１２から、その対応するリジユームアドレ
スおよび制御ビツトととともに応答メツセージが
入力ライン３６上に受取られ、かつ入力待ち行列
２４内にロードされる。そしてそこから、制御ビ
ツトとともにリジユームアドレスが論理装置２５
に対しててライン３７上に送られる。次に装置１
０が入力待ち行列２４からのメツセージをオペレ
ートする準備ができたときに、論理装置２５は制
御ビツトライン３７を調べて、そのメツセージが
求められた応答メツセージが自発的メツセージか
を決定する。 もしその入力メツセージが自発的無応答メツセ
ージであるならば、論理装置２５はレジスタ１４
内に定められたアドレスをロードする。しかしも
しその入力メツセージが応答メツセージであるな
らば、そのときは論理装置２５はライン３７上の
リジユームアドレスを制御メモリアドレスレジス
タ１４に対して転送する。したがつて入力待ち行
列２４からの入力メツセージを現実にオペレート
するための最初の制御ワードは、対応する出力メ
ツセージが送られたときに論理装置２８によつて
以前に選択された制御ワードである。 上述されたようなシステムにおいては、出力メ
ツセージが送られる順序は、対応する入力メツセ
ージが受取られる順序には全く関連しないという
ことに注意されたい。このことは、たとえば装置
１１−１から１１−Ｎが異なつたスピードでオペ
レートするメモリであり、かつ出力メツセージが
これらのメモリからのデータの要求である場合を
考えれば明らかである。 また装置１１−１から１１−Ｎは装置１０に対
して自発的無応答メツセージを送信し得るので、
入力メツセージの順序は出力メツセージの順序か
らスクランブルされよう。このことはたとえば、
装置１１−１から１１−Ｎのうちの１つがオペレ
ータのコンソールであつて、そのオペレータが装
置１０が上述されたタスクのうちの１つの実行を
始めることを要求している場合に起こり得る。 ここで第２図を参照すると、装置１０が多重タ
スクの実行をいかに時間多重化するかの例が示さ
れている。この例においては、数字Ａ１−Ａ３，
Ｂ１−Ｂ４，Ｃ１−Ｃ１１，Ｄ１−Ｄ７およびＥ
１−Ｅ８を参照することによつて、５つのタスク
が識別される。数字Ａ１を参照してタスクＡ内の
最初の制御ワードが識別され、数字Ａ２を参照し
てタスクＡ内の第２の制御ワードが識別され、数
字Ｂ１を参照してタスクＢ内の最初の制御ワード
が識別される。 最初に、丸で囲まれた番号１によつて示される
ように、装置１０はタスクＡ内の制御ワードＡ１
からＡ３を実行する。これは装置１０が電源投入
された直後に起こり、このタスクの機能は予め定
められる初期状態に装置１０をセツトすることで
ある。次に制御ワードＡ３の実行の後、装置１０
はメツセージが入力待ち行列２４内に受取られる
まで次のオペレーシヨンを中止する。この中止
は、制御ワードＡ３内のビツトの指示の下で起こ
る。 その後装置１１−１から１１−Ｎのうちの１つ
が、それが特定のタスクを実行することを知らせ
るために、装置１０に対して自発的メツセージを
ついに送信する。このメツセージは論理装置２５
によつて自発的メツセージであるとして検出さ
れ、そしてこのようにしてそれは制御ワードＢ１
の定められたアドレスを発生する。このことは、
丸で囲まれた番号２によつて示されている。次に
制御ワードＢ１からＢ４が実行され、そしてそれ
らの機能は、入力待ち行列２４からの自発的メツ
セージを読出しかつ分析することである。 この分析に基づいて、次に装置１０はそれが実
行するように求められている特定のタスクに枝分
かれする。この例においては、自発的メツセージ
がタスクＤが実行されることを要求していると考
える。次に丸で囲まれた番号３によつて示される
ように、制御ワードＢ４から制御ワードＤ１にブ
ランチが形成される。 次にタスクＤ内の制御ワードが、これらの制御
ワードのうちの１つが対応する応答メツセージを
呼出す出力待ち行列２２に対する出力メツセージ
を送信するまで実行される。このことが起こつた
ときに、装置１０は、メツセージが入力待ち行列
によつて受取られるまで次のオペレーシヨンを中
止する。このことは、出力待ち行列２２ａ内に出
力メツセージをロードし、現在の制御メモリアド
レスに１を加えたものをリジユームアドレスとし
て出力待ち行列２２ｂ内にロードし、かつオペレ
ーシヨンを中止する制御ワードＤ２に応答して起
こるものとして示されている。 ここで制御ワードＢ１−Ｂ４およびＤ１−Ｄ２
の実行の間に、他の自発的メツセージが入力待ち
行列２４によつて受取られたとする。この状態に
おいては、論理装置２５は制御ワードＢ１の定め
られたアドレスを再び再発生する。このことは、
丸で囲まれた番号４によつて示されている。 次にタスクＢは、この２番目の自発的メツセー
ジを分析し、それが装置１０が実行することを要
求しているタスクを決定する。この例において
は、それはタスクＥを要求していると考える。次
に装置１０は、丸で囲まれた番号５によつて示さ
れるように、制御ワードＢ４から制御ワードＥ１
に枝分かれする。 次にタスクＥ内の制御ワードが、それらのうち
の１つが対応する応答メツセージを呼出す出力待
ち行列に対する出力メツセージを送信するまで実
行される。このことは、制御ワードＥ３において
起こるものとして示されている。この制御ワード
は、リジユームアドレスとして制御ワードＥ５の
アドレスを発生しかつそれを出力待ち行列２２ｂ
に送り、出力待ち行列２２ａに出力メツセージを
送り、そして中止する。 ここで制御ワードＥ５が実行されているとき
に、制御ワードＤ２内に呼出された応答メツセー
ジが既に入力待ち行列によつて受取られてしまつ
たとする。この状態においては、中止信号に応答
して、論理装置２５は制御ワードＥ３を実行した
後直ちに制御ワードＤ３を実行する。このこと
は、丸で囲まれた番号６によつて示されている。 制御ワードＥ３から制御ワードＤ３へのブラン
チは、各応答メツセージがそれに関連するリジユ
ームアドレスを持つているので可能である。そし
てこのリジユームアドレスは、それが入力待ち行
列において中止信号と応答メツセージとの同時発
生を検出したときに、論理装置２５によつて入力
待ち行列２４ｂからアドレスレジスタ１４に転送
される。第２図において、リジユームアドレスに
よつて得られるすべてのブランチは点線によつて
示されており、他のすべてのブランチは実線で示
されていることに注意されたい。 次に装置１０は、条件ブランチが得られている
制御ワードＤ３からＤ５を実行する。この例にお
いてはその条件が偽である場合を考え、その場合
においては装置１０は次に制御ワードＤ１および
Ｄ２を実行する。次に制御ワードＤ２において、
装置１０は再びリジユームアドレスと応答を呼出
すための出力メツセージとを送信し、かつ次のオ
ペレーシヨンを中止する。 次に、制御ワードＤ２が実行されるときに、他
の自発的メツセージが入力待ち行列内に既に受取
られてしまつていたとする。この状態において
は、論理装置２５は制御ワードＢ１に枝分かれし
て、自発的メツセージを分析する。この分析は、
制御ワードＢ１からＢ４によつて実行される。次
にもしこのメツセージが実行されるべきタスクＣ
を呼出すならば、ブランチは丸で囲まれた番号８
によつて示されるように、制御ワードＢ４から制
御ワードＣ１にとられる。 タスクＣのフローに従つて、装置１０は制御ワ
ードＣ１からＣ８を実行し、そして次にオペレー
シヨンを中止する。制御ワードＣ４は応答を呼出
す出力メツセージを送り、かつリジユームアドレ
スとしてアドレスＣ９を発生したということに注
意されたい。しかし、タスクはそれが制御ワード
Ｃ９に到着するまで応答メツセージなしに別のオ
ペレーシヨンを実行することができたので、制御
ワードＣ４においてオペレーシヨンは中止されな
かつた。 ここで制御ワードＣ８の実行のとき、タスクＥ
内に前に要求された応答が受取られたとする。こ
の場合はブランチは、制御ワードＣ８から制御ワ
ードＥ５に直接に得られる。このことは、丸で囲
まれた番号９によつて示されている。 次に制御ワードＥ５からＥ７は、条件ブランチ
が得られている受取られた応答をオペレートす
る。検査された状態が偽であるとし、この場合は
制御ワードＥ１からＥ３が実行される。次にもし
制御ワードＥ３の実行によつて制御ワードＣ４内
に呼出されたメツセージが受取られたとすると、
ブランチはその制御ワードから制御ワードＣ８に
直接に得られる。このことは、丸で囲まれた番号
１０によつて示されている。 次に制御ワードＣ８およびＣ９は、受取られた
応答をオペレートする。次にもし制御ワードＣ９
内における検査が真であるならば、制御ワードＣ
１０およびCC１１が実行される。これでタスク
Ｃのすべての実行が完了し、そのため制御ワード
Ｃ１１はオペレーシヨンを中止する。 次にもしタスクＤ内に呼出されたメツセージが
入力待ち行列２４のトツプにあるならば、ブラン
チは制御ワードＣ１１から制御ワードＤ３に直接
に得られる。このことは、丸で囲まれた番号１１
によつて示されている。次に制御ワードＤ３から
Ｄ５が実行され、条件ブランチが制御ワードＤ５
内に形成される。もしその状態が偽に検出されれ
ば、次に制御ワードＤ１およびＤ２が実行され
る。制御ワードＤ２は、応答を呼出す他の出力メ
ツセージを送信し、そして中止する。 次にもしタスクＥ内に呼出された応答が入力待
ち行列２４のトツプにあるならば、ブランチは制
御ワードＤ２から制御ワードＥ５に直接に得られ
る。このことは、丸で囲まれた番号１２によつて
示されている。次に制御ワードＥ５からＥ７が実
行され、他の条件ブランチが得られる。ここでそ
の条件が真に検出されたとすると、この場におい
ては制御ワードＥ８およびＥ４が実行される。こ
れでタスクＥの実行が完了し、したがつて制御ワ
ードＥ４はオペレーシヨンを中止する。 次にもしタスクＤ内に呼出された応答が入力待
ち行列２４のトツプにあるならば、ブランチは制
御ワードＥ４から制御ワードＤ３に直接に得られ
る。このことは、丸で囲まれた番号１３によつて
示されている。次に制御ワードＤ３からＤ５は、
条件ブランチが得られているところで実行され
る。その条件が真に検出されたとすると、次に制
御ワードＤ６およびＤ７が実行され、タスクＤの
実行が完了する。したがつて制御ワードＤ７は、
オペレーシヨンを中止する。 次に装置１０は、自発的メツセージを通じて他
のタスクを実行することが再び要求されるまで、
中止された状態に留まる。このことが起こつたと
きに、それは最切に制御ワードＢ１に枝分かれし
てその求められなかつたメツセージを分析し、次
に上述されたように要求されたタスクに枝分かれ
する。 上述された例から明らかな１つのポイントは、
装置１０がそこでは３つの異なつたタスクＣ，
Ｄ，Ｅの実行を時間多重化していることである。
しかし、装置１０が時間多重化し得るタスクの数
は、もちろん３つに限られるものではない。もつ
と大きい場合のその数は、装置１１−１から１１
−Ｎ内の論理装置３４のストレージ容量によつて
のみ限定される。したがつて、装置１０にとつて
は、多くのタスクの実行を時間多重化することは
容易に可能である。 上の例から明らかな他のポイントは、応答メツ
セージが続行を必要とされている最初のタスクに
おける地点で１つのタスクから他のタスクにスイ
ツチングすることによつて、装置１０が実質的に
その性能を増大することである。装置１１−１か
ら１１−Ｎは、もちろん呼出された応答メツセー
ジを発生するのにある時間を必要とする。したが
つてもし装置１０がタスクをスイツチしなかつた
ならば、それは呼出された応答を受取るまで何も
せずに待たねばならない。そしてこの待機は、実
質的にその性能を減少する。 上の例から明らかなさらに他のポイントは、応
答を呼出す各出力メツセージがそれと関連するリ
ジユームアドレスを持つているという事実のため
に、性能がさらに増大されるということである。
したがつて応答メツセージが受取られたときに、
装置１０は、このメツセージが何であるかを決定
しかつそこから応答メツセージを呼出した特定の
タスクにジヤンプするために、制御ワードＢ１か
らＢ４のような定まつたルーチンに枝分かれして
はならない。代わりに、入力待ち行列内の中止信
号と応答メツセージとの同時発生が、装置１０が
その応答を現実にオペレートすべき最初の制御ワ
ードに直接にジヤンプするようにする。 ここで第３図に移つて、バス１２に対する出力
メツセージとリジユームアドレスとの送信に関連
する装置１０の部分を詳細に説明する。この図に
おいて、データ経路は実線によつて示されてお
り、制御信号経路は点線によつて示されている。
また第１図と関連して前述されたデータ経路の部
分は、同様の参照数字によつて示されている。 最初に、リジユームアドレスを発生する論理装
置２８を考える。それは、ライン３０上の現在の
制御メモリアドレスに１を加算する加算器４０を
含んでいる。次に加算器４０からの出力は、ライ
ン４１を通じて２×１マルチプレクサ４２と接続
する。制御メモリレジスタ１５からのライン１８
ａ上の数字は、マルチプレクサ４２に対する第２
の入力を形成する。 ライン１８ａおよび４１上のアドレスは、ライ
ン１８ｂ上の制御信号CTL１に応答して、マル
チプレクサ４２を通つてライン２９に選択的に送
られる。ライン１８ａ−１８ｄは、制御レジスタ
１５からの第１図におけるライン１８を形成す
る。マルチプレクサ４２から、リジユームアドレ
スは制御信号に応答して出力待ち行列２２ｂ内に
ロードされ、装置２０からの出力メツセージは出
力待ち行列２２ａ内にロードされ、また出力待ち
行列からのライン４３上の信号OQEMPTYは偽
になる。 信号OQEMPTYは、出力バス制御装置４４に
よつて受取られる。この装置は、バス１２に対す
る出力待ち行列２２からのデータの送信と同期し
ている。出力待ち行列がエンプテイでないときは
いつでも、装置４４はバス１２を用いるために要
求を行ない、そしてライン４５上の信号によつて
その使用を獲得する。次にバスが獲得されると、
装置４４はバス１２上のトランスミツタ４７ａお
よび４７ｂを通じて出力メツセージおよびリジユ
ームアドレスをゲートするリード４６上の信号を
送る。その後装置４４は、次の出力メツセージが
出力待ち行列から除去されることを可能にするラ
イン４８上の信号を送る。 次に第４図に移つて、入力待ち行列２４内の受
信メツセージと関連する装置１０の部分を詳細に
説明する。図において、データ経路は実線で示さ
れており、制御信号経路は点線で示されており、
また第１図と関連して前述された部分は、同様の
参照符号が付けられている。 第４図に示されるように、バス１２上の入力メ
ツセージは、レシーバ５０ａを通つて入力待ち行
列２４ａに移動される。もしリジユームアドレス
およびリジユームアドレスの存在を示す制御ビツ
トが入力メツセージに伴つているならば、それら
はレシーバ５０ｂを通つて入力待ち行列２４ｂに
送られる。入力待ち行列のいかなる現実のロード
も、入力バス制御装置５２によつて設けられるラ
イン５１上の制御信号に応答して起こる。装置５
２は、バス１２からのライン５３上の制御信号に
応答してこのロード信号を発生する。 出力待ち行列２４がメツセージを含んでいると
きはいつでも、それはリード５４上の制御信号
IQEMPTYを偽にする。この制御信号は次に装
置１０によつて利用されて、第５図と関連して簡
単に記述されるように制御メモリアドレスを発生
する。応答メツセージが存在していることを示す
ライン３７ａ上のリジユームメモリアドレス
RCMAおよび制御信号RESPONSEMが、同様に
この制御メモリアドレスを形成するのに利用され
る。次に適当なタスクが出力待ち行列からメツセ
ージを取出した後、ライン１８ｄ上の制御信号
CTL３が次のメツセージが出力待ち行列から除
去されるのを可能とする。 ここで第５図を考慮して、次の制御メモリアド
レスを発生する論理装置２５の詳細を記述する。
この装置は、リード２７上の検査状態およびリー
ド１７ａ上の制御信号を受取る複数のAND−OR
論理ゲート６０を含んでいる。これらの制御信号
は検査状態のうちの１つを選択し、選択された状
態がード６１上に発生される。 リード６１は、２×１マルチプレクサ６２に対
する制御入力を形成する。リード６１上の信号が
真であるときは、マルチプレクサ６２はリード６
３上の現在の制御メモリアドレスCMAプラス１
をその出力６４に送り、またリード６１上の信号
が偽であるときは、マルチプレクサ６２はリード
１７ｂ上の枝アドレスをその出力６４に送る。リ
ード６４上のアドレスは次に、リード１７ｃ上の
制御信号に応答して、制御メモリアドレスレジス
タ１４の入力に送られる。 第５図内の残りのロジツクは、SUSPEND信
号に応答してレジスタ１４のためのアドレスを発
生する。この信号は、リード１７ｄ上の制御メモ
リレジスタからやつてくる。このSUSPEND信
号が真であるとき、マルチプレクサ６５からのア
ドレスは制御メモリアドレスレジスタ１４に送ら
れる。そしてマルチプレクサ６５が送るこのアド
レスは、応答メツセージが入力待ち行列内にある
かどうかを示すリード３７ｂ上の制御信号
RESPONSMに依存している。信号
RESPONSEMが真であるとき、マルチプレクサ
６５はリード３７ａ上のリジユーム制御メモリア
ドレスRCMAをその出力に送り、その信号が偽
であるときは、マルチプレクサ６５はリード６６
上の制御ワードＢ１の定まつたアドレスをその出
力に送る。 また上述されたように、制御ワードが
SUSPEND信号が真になるようにするときに、
入力待ち行列２４がエンプテイであることも可能
である。このことは、たとえば初期設定制御ワー
ドＡ１−Ａ３が実行されてしまつた後に起こり、
また装置１０が発生に比較的長時間かかる応答を
呼出す出力メツセージを送るときに起こり得る。
したがつて、ANDゲート６７は、それぞれリー
ド１７ｂおよび５４上のSUSPEND信号および
IQEMPTY信号の同時発生を検知する。そして
ゲート６７の出力が真であるときはいつでも、制
御ワードの実行は入力メツセージがIQEMPTY
の偽の状態によつて示されるように受信されるま
で中止される。 ここで第６図に移つて、この発明の他の好まし
い実施例の詳細を記述する。この実施例は、バス
に対してメツセージを送りまたバスからメツセー
ジを受けるメカニズムの点において、第１図の実
施例とは異なつている。これらの異なるメカニズ
ムのみが第６図に示されており、変化されないま
まである第１図の実施例における残りの部分に対
するそれらの内部接続は、ダツシユのついた参照
符号によつて示されている。 たとえば、出力メツセージはライン２１′上の
実行論理装置２０から送られ、これらの出力メツ
セージに対応するリジユームアドレスはライン２
９′上の論理装置２８から送られる。同様に応答
メツセージはライン２３′上の実行論理装置２０
によつて受取られ、これらの応答メツセージに対
応するリジユームアドレスはライン３７′上の次
のアドレス論理装置２５によつて受取られ、制御
信号はライン１８′上のレジスタ１５からくる。 ここで第６図の実施例のオペレーシヨンは次の
ようなものである。始めにライン２１′上の各出
力メツセージが、４つのレジスタ７０のうちの１
つにロードされる。このロードは、ライン１８
a′上の制御信号CTL１０に応答して起こる。こ
の信号は、４つのレジスタ７０のうちの１つを選
択するようにオペレートするレジスタ選択論理装
置７１に送られる。 この選択オペレーシヨンを実行するために４つ
のフリツプフロツプが設けられており、それらの
出力はライン７３上の論理装置７１に送られる。
これらのフリツプフロツプは、レジスタ７０のう
ちのいずれが一杯であるかを示す。すなわち第１
のフリツプフロツプの出力は第１のレジスタ７０
が一杯であることを示す信号FULL₁であり、第
２のフリツプフロツプの出力は第２のレジスタ７
０が一杯であることを示す信号FULL₂である。
次に論理装置７１は信号CTL１０と関連するこ
れらのFULL_i信号を利用して、エンプテイレジ
スタ７０のうちの１つにライン２１上の出力メツ
セージをロードするライン７４上の信号を発生す
る。 同様に、４つのレジスタ７５のセツトが、ライ
ン２９′上に発生されるリジユームアドレスを保
持するために設けられている。これらのレジスタ
をロードするためのクロツク信号は、論理装置７
１によつてライン７６上に設けられる。これらの
信号は、ライン７３上のFULL_i信号およびライ
ン１８b′上の制御信号CTL１１に応答して、論
理装置７１によつて発生される。 またライン７６上の信号は、フリツプフロツプ
７２のうちの１つをセツトする。このことは、出
力メツセージおよびリジユームアドレスをストア
するための対応するレジスタが一杯であり、した
がつて出力メツセージが送られる準備が整つてい
ることを示している。この状態は、ライン７９上
の適当な信号を送りおよび受けることによつてバ
ス１２の使用を獲得するように次にオペレートす
る出力制御論理装置７８によつて、ライン７７上
に送られる。 バスの要求が行なわれているとき、論理装置７
８はライン８１上にフルレジスタ７０のうちの１
つをゲートするライン８０上の信号を送る。次に
バスが獲得されると、ライン８１上の出力信号
は、ライン８３上の装置７８からのゲート信号に
応答して、トランスミツタ８２を通じてバス１２
上に送られる。 しかし論理装置７８は、リジユーム制御メモリ
アドレスをバス１２上にゲートしない。代わりに
それは、リジユーム制御メモリアドレスがストア
されているレジスタ７５のうちの１つを示すリー
ド８４上の信号を発生する。たとえば、リジユー
ムアドレスがレジスタ７５のうちの第１のものに
ストアされているならライン８４上に00が発生さ
れ、リジユームアドレスがレジスタ７５のうちの
第２のものにストアされているならライン８４上
に01が発生される。ライン８４上のこれらの信号
は、出力メツセージとともにトランスミツタ８２
ｂを通つてバス１２に次に送られる。 ライン８４上の出力メツセージおよび信号が送
られた後、出力制御論理装置７８は４つの他のフ
リツプフロツプ８６のうちの１つをセツトするリ
ード８５上の信号を発生する。これらのフリツプ
フロツプは、フルレジスタ７０および７５のうち
のいずれが出力メツセージとして送られたかを示
している。たとえば、第１のフリツプフロツプ８
６からのSENT₁信号は、第１のレジスタ７０お
よび７５が送られたことを示している。これらの
SENT_i信号はリード８７上の論理装置７８によ
つて受取られ、同一のメツセージが２回送られる
ことがないようにする。 バス１２上に送られるメツセージは、前述され
たような論理装置１１−１から１１−Ｎによつて
受けられる。もし出力メツセージが応答メツセー
ジを呼出しているなら、そのときはこれらの装置
は対応する応答メツセージとともにライン８４上
のそれらに対して送られたコードを送る。第６図
の実施例におけるこのコードは、応答メツセージ
がレシーバ８８ａを通じて送られている間、レシ
ーバ８８ｂを通じて送られる。 入力待ち行列８９は、レシーバ８８ａおよび８
８ｂからの信号をストアするために設けられてい
る。待ち行列領域８９ａはレシーバ８８ａからの
メツセージをストアし、待ち行列領域８９ｂはレ
シーバ８８ｂからの対応するコードをストアす
る。入力待ち行列のこのロードは、入力制御装置
９１によつて発生されるリード９０上の制御信号
に応答して実行行され、この装置はバス１２から
のライン９２上の制御信号に応答してオペレート
する。 待ち行列８９ａからの入力メツセージは、ライ
ン２３′上の実行論理装置２０に送られる。しか
しリジユーム制御メモリアドレスは、この入力待
ち行列から直接には来ない。代わりに待ち行列８
９ｂ内のエンコードされた信号がレジスタ７５の
うちの１つを選択し、その選択されたレジスタの
出力がその後次のCMA論理装置２５に行くライ
ン３７′上にゲートされる。 次に論理装置２５は、ライン３７′上のリジユ
ーム制御メモリアドレスを利用して、第２図と関
連して前述されたようにライン２３′上の出力メ
ツセージをオペレートする第１の制御ワードに直
接にジヤンプする。その後制御ワードのうち１つ
がライン１８c′上の制御信号CTL１２を発生し
て、入力ロジツクが待ち行列８９の出力に他の入
力メツセージを移すように指示する。 信号CTL１２はまた、フリツプフロツプ７２
および８６に送られる。ここで待ち行列８９ｂの
出力と関連するこの信号は、フリツプフロツプ７
２のうちの１つおよびフリツプフロツプ８６のう
ちの１つをリセツトする。このことは、新しい出
力メツセージおよびリジユームアドレスがこれら
のフリツプフロツプに対応するレジスタ内にロー
ドされることを可能にする。 この第６図の実施例の１つの魅力的な特徴は、
バス１２に対する入力および出力の数が実質的に
減少されるということである。このことは、この
実施例が１つの半導体チツプにパツケージされる
ときに重要なことである。その場合において、チ
ツプ上の信号ピンの数が限定要素であり、そして
第６図の実施例においては、リジユームアドレス
がバス１２に直接に送られまたはバス１２から直
接に受取られることがないので、信号ピンの数が
減少される。 信号ピンにおけるこの減少は、制御メモリが比
較的大きく、したがつて大きな数のビツトが制御
メモリアドレスを形成するのに必要とされるとき
に意味がある。たとえば第６図に示されるよう
に、リジユームアドレスを保持するレジスタ７５
の長さは、レジスタ７０内の出力メツセージの長
さよりも長くてもよい。 ここで第７図に移つて、この発明の他の好まし
い実施例の詳細を記述する。この実施例は、一般
的に、第１図および第６図の実施例の混合であ
る。特に第７図の実施例は第１図の出力待ち行列
２２および入力待ち行列２４を利用してバス１２
からのメツセージをそれぞれ送りおよび受ける
が、リジユームアドレスを表わす制御信号、とり
わけリジユームアドレスそれ自体は、出力待ち行
列２２ｂ内にロードされる。 リジユームアドレスを表わすこれらの制御信号
は、外部装置１０−１から１０−Ｎに送られ、そ
してそれらは応答メツセージとともにこれらの装
置によつて返送される。入力待ち行列２２ａは応
答メツセージを受け、入力待ち行列２２ｂは返送
された制御信号を受ける。そして返送された制御
信号から、第６図の実施例において起こつたのと
類似ではあるが同一ではない方法によつてリジユ
ームアドレスそれ自体が再発生される。 ここで第７図の実施例のオペレーシヨンの詳細
は、次のようなものである。まず応答メツセージ
を呼出す出力メツセージが、リード１８ｃ上の制
御信号CTL２に応答して出力待ち行列２２ａ内
にロードされる。さらにこの出力メツセージのた
めのリジユームアドレスが、ランダムアクセスメ
モリ（RAM）１００内にリード２９からロード
される。このロードはまた、制御信号CTL２に
応答して起こる。 RAM１００は、２×１マルチプレクサ１０１
によつてアドレスされる。このマルチプレクサ
は、リード１０２上のアドレス信号のうちの１つ
のセツトおよびリード１０３上のアドレス信号の
うちの他のセツトを受ける。リード１０２上のこ
れらのアドレス信号は、制御信号CTL２が真で
あるときはいつでもマルチプレクサ１０１を通じ
て送られ、またリード１０３上のアドレス信号
は、制御信号CTL２が偽であるときはいつでも
マルチプレクサ１０１を通じて送られる。 リード１０２上のアドレス信号は、選択論理装
置１０４および複数のフリツプフロツプ１０５に
よつて形成される。１つのフリツプフロツプは、
メモリ１００内の各アドレス可能なストレージ位
置のために設けられる。これらのフリツプフロツ
プは、RAM１００内のいずれのストレージ位置
が一杯でありまたいずれがエンプテイであるかを
示すリード１０６上のFULL_i信号を発生し、選
択論理装置１０４はこれらのFULL_i信号に応答
して、リジユームアドレスがストアされるべき
RAM１００のアドレスをリード１０２上に発生
するようにオペレートする。 リード１０２上のこのアドレスは、RAM１０
０をアドレスするだけではなく、制御信号CTL
２に応答して出力待ち行列２２ｂ内にロードされ
る。次にこのリジユームアドレスがRAM１００
内にストアされたしまつた後、装置１０４はこの
リジユームアドレスを持つ丁度ロードされた
RAM位置に対応する複数のフリツプフロツプ１
０５の内の１つをセツトするために、リード１０
６上の信号を発生する。 次に出力待ち行列２２は、外部装置１１−１か
ら１１−Ｎのうちの１つにバス１２を介して送ら
れるその出力を備える。そしてその後、入力待ち
行列２４はこれらの外部装置から、呼出された応
答メツセージおよび出力待ち行列２２ｂの対応す
る内容を受ける。このラツピングオペレーシヨン
の詳細は第３図および第４図と関連して前述され
ており、したがつてここで繰返される必要はな
い。 入力待ち行列２４ａ内の応答メツセージは、リ
ード２３上の論理装置２０によつて受取られる。
そしてこれらの応答メツセージに対応するリジユ
ームアドレスは、前述した方法で待ち行列２４ｂ
の内容から再発生される。入力待ち行列２４ｂ
は、マルチプレクサ１０１を通じるリード１０３
を介してRAM１００のアドレス入力に送られる
その出力を備えている。そしてRAM１００内の
アドレスされたストレージ位置は、所望のリジユ
ームアドレスを含んでいる。 このリジユームアドレスは、リード３７上に再
発生される。次にこれらのリードは、リジユーム
アドレスを利用して第５図と関連して前述された
ように次の制御メモリアドレスを発生する制御装
置２５と接続される。次にリード３７上のリジユ
ームアドレスが利用されてしまつた後、リード１
８ｄ上の制御信号CTL３が活性化され、そして
この信号は新しい応答メツセージが入力待ち行列
２４の出力に移動されるのを可能とする。信号
CTL３は、RAMをアドレスするのに丁度用いら
れたリード１０３上のアドレス信号に対応するフ
リツプフロツプ１０５のうちの１つをリセツトす
るための信号に応答してオペレートする非選択論
理装置１０８に送られる。 この第７図の実施例の１つの魅力的な特徴は、
出力待ち行列２２のサイズがRAM１００のサイ
ズに依存しないということである。したがつて出
力待ち行列２２内のストレージ位置の数はバス１
２上の平均のトラフイツクを操作するように合わ
せることが可能であるが、RAM１００内のスト
レージ位置の数は同時に多重化することが望まれ
るタスクの数を操作するように合わせることが可
能である。この後者の状態は、外部装置１１−１
から１１−Ｎが応答メツセージを形成するのにか
かる時間に依存しており、またその時間はバスの
トラフイツクに依存してはいない。 この発明の様々な好ましい実施例が詳細に記述
されてきた。しかし多くの変更や修正が、この発
明の特徴および精神から外れることなくこれらの
詳細に対してなされ得る。たとえば第１，６およ
び７の実施例は、信号ピンの数をさらに減少させ
るように、双方向の形式に互いに接続されるトラ
ンスミツタ出力およびレシーバ入力を備えてもよ
い。 また他の修正として、第１，６および７の実施
例は、それらのライン２９および２９′上のリジ
ユームアドレスとともに、種々のマシンステート
制御信号を送ることもできる。これらのステート
制御信号は、たとえば実行論理装置２０内の加算
器からの桁上げおよびライン２７上のテストされ
るコンデイシヨンを含んでもよい。次にこれらの
ステート制御信号はリジユームアドレスと同様の
方法で入力待ち行列にラツプし返され、それらは
リジユームアドレスが次の制御メモリアドレス論
理装置２５によつて制御メモリアドレスレジスタ
１４内にロードし返されたときに、その装置内に
再ストアされる。 またさらに他の修正として、リジユーム制御メ
モリアドレスはエンコードされた形式で論理装置
１１−１から１１−Ｎに送られて、そこからそれ
がデコードされる装置１０に送り返されてもよ
い。言い換えれば、リジユームアドレスそれ自体
であつてもよくまたはなかつてもよいリジユーム
アドレスを示す制御信号のみが、出力メツセージ
とともに送られまた対応する応答メツセージとと
もに受取られることが必要である。 したがつて、多くの修正や変更が上述の詳細な
説明に加えられ得るので、この発明は上述の詳細
な説明に限定されることなく添付の請求の範囲に
よつて規定されるべきであるということを理解さ
れたい。