JPH0120463B2 - - Google Patents
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- JPH0120463B2 JPH0120463B2 JP58211806A JP21180683A JPH0120463B2 JP H0120463 B2 JPH0120463 B2 JP H0120463B2 JP 58211806 A JP58211806 A JP 58211806A JP 21180683 A JP21180683 A JP 21180683A JP H0120463 B2 JPH0120463 B2 JP H0120463B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- main processor
- storage device
- data storage
- processor
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
本発明は主プロセツサが局データ記憶装置から
読出した局データをプロセツサバスを介してロー
カルプロセツサに転送し各サブシステムの制御を
実行させる分散処理システムの局データ記憶装置
制御方式に関する。
読出した局データをプロセツサバスを介してロー
カルプロセツサに転送し各サブシステムの制御を
実行させる分散処理システムの局データ記憶装置
制御方式に関する。
従来の局データ記憶装置制御方式は局データ記
憶装置が主プロセツサにプロセツサバスを介して
接続されるか若しくは主プロセツサに内蔵されて
制御される方式である。
憶装置が主プロセツサにプロセツサバスを介して
接続されるか若しくは主プロセツサに内蔵されて
制御される方式である。
従来の構成例について第１図ａ及びｂを参照し
て説明する。第１図ａにおいて、ローカルプロセ
ツサ（LP）１１はプロセツサバスコントローラ
（PBC）１２を持つプロセツサバス１３を介し
て、又局データ記憶装置（DM）１４０もプロセ
ツサバス１３を介して、それぞれ主プロセツサ
（MP）１５０と接続される。この例によるとき
は、主プロセツサ情報授受がローカルプロセツサ
及び局データ記憶装置の両者共にプロセツサバス
を経由することによりプロセツサバスの負荷が大
きく、従つてシステムの処理能力が低下する。
て説明する。第１図ａにおいて、ローカルプロセ
ツサ（LP）１１はプロセツサバスコントローラ
（PBC）１２を持つプロセツサバス１３を介し
て、又局データ記憶装置（DM）１４０もプロセ
ツサバス１３を介して、それぞれ主プロセツサ
（MP）１５０と接続される。この例によるとき
は、主プロセツサ情報授受がローカルプロセツサ
及び局データ記憶装置の両者共にプロセツサバス
を経由することによりプロセツサバスの負荷が大
きく、従つてシステムの処理能力が低下する。
又、第１図ｂにおいてローカルプロセツサ
（LP）１１は第１図ａ同様プロセツサバスコント
ローラ（PBC）１２も持つプロセツサバス１３
を介して主プロセツサ（MP）１５１と接続され
るが。局データ記憶装置（DM）１４１は主プロ
セツサ（MP）１５１に内蔵され、従つてプロセ
ツサバス１３の負荷は減少するが局データ記憶装
置（DM）１４１の数が主プロセツサ（MP）１
５１の数だけ設備されると共に局データ記憶装置
の使用能率が低下し、経済性が悪化するという、
それぞれの問題点があつた。
（LP）１１は第１図ａ同様プロセツサバスコント
ローラ（PBC）１２も持つプロセツサバス１３
を介して主プロセツサ（MP）１５１と接続され
るが。局データ記憶装置（DM）１４１は主プロ
セツサ（MP）１５１に内蔵され、従つてプロセ
ツサバス１３の負荷は減少するが局データ記憶装
置（DM）１４１の数が主プロセツサ（MP）１
５１の数だけ設備されると共に局データ記憶装置
の使用能率が低下し、経済性が悪化するという、
それぞれの問題点があつた。
本発明の目的は、複数の主プロセツサをこの主
プロセツサより少い数の局データ記憶装置と、プ
ロセツサバスとは別の入出力バス機能を持つデー
タメモリバスを介して接続することにより上記問
題点を解決し、プロセツサバスの負荷の軽減及び
システムの経済性の改善が得られる局データ記憶
装置制御方式を提供することにある。
プロセツサより少い数の局データ記憶装置と、プ
ロセツサバスとは別の入出力バス機能を持つデー
タメモリバスを介して接続することにより上記問
題点を解決し、プロセツサバスの負荷の軽減及び
システムの経済性の改善が得られる局データ記憶
装置制御方式を提供することにある。
本発明による局データ記憶装置制御方式は、複
数のローカルプロセツサにプロセツサバスを介し
て接続される複数の主プロセツサとこれら複数の
主プロセツサにデータメモリバスを介して接続さ
れ且つ前記主プロセツサの数より少ない局データ
記憶装置とを備え、この局データ記憶装置は前記
主プロセツサから起動され且つ自己の使用を許可
するときはこの使用許可した主プロセツサの番号
を記憶し、次いで前記局データ記憶装置が前記デ
ータメモリバスを介して前記主プロセツサから記
憶された前記主プロセツサ番号と同一の主プロセ
ツサ番号並びに自己の局データ記憶装置が含む記
憶回路のメモリアドレスを受信したときは指令情
報としての読出信号に対して前記メモリアドレス
からデータを読出す一方指令情報としての書込信
号に対して前記メモリアドレスに受信したデータ
を書込むことを特徴とする。
数のローカルプロセツサにプロセツサバスを介し
て接続される複数の主プロセツサとこれら複数の
主プロセツサにデータメモリバスを介して接続さ
れ且つ前記主プロセツサの数より少ない局データ
記憶装置とを備え、この局データ記憶装置は前記
主プロセツサから起動され且つ自己の使用を許可
するときはこの使用許可した主プロセツサの番号
を記憶し、次いで前記局データ記憶装置が前記デ
ータメモリバスを介して前記主プロセツサから記
憶された前記主プロセツサ番号と同一の主プロセ
ツサ番号並びに自己の局データ記憶装置が含む記
憶回路のメモリアドレスを受信したときは指令情
報としての読出信号に対して前記メモリアドレス
からデータを読出す一方指令情報としての書込信
号に対して前記メモリアドレスに受信したデータ
を書込むことを特徴とする。
次に、本発明を実施例により図面を参照して説
明する。第２図は、本発明の局データ記憶装置制
御方式の一実施例を示す装置接続図である。第２
図において、ローカルプロセツサ（LP）１１が
プロセツサバスコントローラ（PBC）１２を持
つプロセツサバス１３を介して主プロセツサ
（MP）２５と接続されていることは第１図ａ及
びｂと同様である。本実施例では局データ記憶装
置（DM）２４がプロセツサバス１３とは別に設
けられ且つ入出力バス機能を持つデータメモリバ
ス２３を介して主プロセツサ（MP）２５と接続
される。局データ記憶装置（DM）２４は入出力
バスに対する入出力装置と同様データメモリバス
２３上の主プロセツサ（MP）２５の信号を取込
むことにより接続と情報の授受とが行われる。
明する。第２図は、本発明の局データ記憶装置制
御方式の一実施例を示す装置接続図である。第２
図において、ローカルプロセツサ（LP）１１が
プロセツサバスコントローラ（PBC）１２を持
つプロセツサバス１３を介して主プロセツサ
（MP）２５と接続されていることは第１図ａ及
びｂと同様である。本実施例では局データ記憶装
置（DM）２４がプロセツサバス１３とは別に設
けられ且つ入出力バス機能を持つデータメモリバ
ス２３を介して主プロセツサ（MP）２５と接続
される。局データ記憶装置（DM）２４は入出力
バスに対する入出力装置と同様データメモリバス
２３上の主プロセツサ（MP）２５の信号を取込
むことにより接続と情報の授受とが行われる。
第３図は第２図における局データ記憶装置
（DM）２４の一実施例を示す機能ブロツク図で
ある。第３図を、第２図を併せ参照して説明す
る。第３図において、○印の番号は動作ステツプ
番号を示し後述第４図ａ及びｂと同一である。こ
の○印番号に併記された情報はその動作ステツプ
で移動する情報を示す。まず、アドレス端子３１
１、指令端子３１２、データ端子３１３はそれぞ
れアドレス情報、指令情報、データ情報をデータ
メモリバス２３から取出し、又はデータメモリバ
スへ送出する。デコード回路３２０はアドレス端
子３１１から受信した情報を局データ記憶装置
（DM）２４内部の信号形式に変換して出力する。
使用許可回路３３０はデコード回路３２０から起
動信号及び復旧信号を受け自己の局データ記憶装
置（DM）２４が使用可か不可かを、許可信号又
は不可信号若しくは抹消信号として出力する。プ
ロセツサ番号受信回路３４０はデコード回路３２
０から主プロセツサ番号を受信して、プロセツサ
番号記憶識別回路３５０に転送し、又前記主プロ
セツサ番号を抹消信号の受信で抹消する。プロセ
ツサ番号記憶識別回路３５０は使用許可回路３３
０から許可信号を受けてプロセツサ番号受信回路
３４０からの主プロセツサ番号を記憶するか、又
は主プロセツサ番号が記憶されているときは記憶
された番号と転送された番号との一致を識別し、
通常の一致のときは指令情報のゲートを開く開門
信号を送出する一方復旧時には抹消信号を送出す
る。メモリ制御回路３６０はプロセツサ番号記憶
識別回路３５０からの開門信号を受け使用許可回
路３３０からの許可信号により指令端子３１２か
らの読出／書込信号を受信して記憶回路３７０に
制御信号を出力する。記憶回路３７０はメモリ制
御回路３６０からの制御信号によりデコード回路
３２０からのメモリアドレス情報を受けると共に
読出信号及び書込信号のそれぞれに対して読出デ
ータの送出及び書込データの受入を実行する。
（DM）２４の一実施例を示す機能ブロツク図で
ある。第３図を、第２図を併せ参照して説明す
る。第３図において、○印の番号は動作ステツプ
番号を示し後述第４図ａ及びｂと同一である。こ
の○印番号に併記された情報はその動作ステツプ
で移動する情報を示す。まず、アドレス端子３１
１、指令端子３１２、データ端子３１３はそれぞ
れアドレス情報、指令情報、データ情報をデータ
メモリバス２３から取出し、又はデータメモリバ
スへ送出する。デコード回路３２０はアドレス端
子３１１から受信した情報を局データ記憶装置
（DM）２４内部の信号形式に変換して出力する。
使用許可回路３３０はデコード回路３２０から起
動信号及び復旧信号を受け自己の局データ記憶装
置（DM）２４が使用可か不可かを、許可信号又
は不可信号若しくは抹消信号として出力する。プ
ロセツサ番号受信回路３４０はデコード回路３２
０から主プロセツサ番号を受信して、プロセツサ
番号記憶識別回路３５０に転送し、又前記主プロ
セツサ番号を抹消信号の受信で抹消する。プロセ
ツサ番号記憶識別回路３５０は使用許可回路３３
０から許可信号を受けてプロセツサ番号受信回路
３４０からの主プロセツサ番号を記憶するか、又
は主プロセツサ番号が記憶されているときは記憶
された番号と転送された番号との一致を識別し、
通常の一致のときは指令情報のゲートを開く開門
信号を送出する一方復旧時には抹消信号を送出す
る。メモリ制御回路３６０はプロセツサ番号記憶
識別回路３５０からの開門信号を受け使用許可回
路３３０からの許可信号により指令端子３１２か
らの読出／書込信号を受信して記憶回路３７０に
制御信号を出力する。記憶回路３７０はメモリ制
御回路３６０からの制御信号によりデコード回路
３２０からのメモリアドレス情報を受けると共に
読出信号及び書込信号のそれぞれに対して読出デ
ータの送出及び書込データの受入を実行する。
次に、第４図ａ及びｂのフローチヤートを参照
して、第３図の動作手順について説明する。ま
ず、アドレス端子３１１からデコード回路３２０
に主プロセツサ番号情報及び起動信号が入力（動
作ステツプ）したとき、起動信号は使用許可回
路３３０へ（動作ステツプ）、又は主プロセツ
サ番号は番号受信回路３４０へ（動作ステツプ
）転送される。起動信号を受信した使用許可回
路３３０は局データ記憶装置（DM）が使用許可
可能な状態のとき、使用許可信号を番号記憶識別
回路３５０及びメモリ制御回路３６０並びにデー
タ端子３１３に送出し動作ステツプ）する。使
用許可信号を受信した番号記憶識別回路３５０は
番号受信回路３４０から主プロセツサ番号を受信
して記憶（動作ステツプ）する。一方、局デー
タ記憶装置（DM）が不許可のときは、使用許可
回路３３０から番号受信回路３４０へ抹消信号が
送出され番号受信回路３４０で受信した主プロセ
ツサ番号が抹消（動作ステツプ）される。次に
主プロセツサ番号情報及びメモリアドレス情報が
アドレス端子３１１からデコード回路３２０に入
力（動作ステツプ）したとき、同時に読出信号
が指令端子３１２に入力（動作ステツプ）し、
主プロセツサ番号に番号受信回路３４０で受信
（動作ステツプ）される。番号記憶識別回路３
５０が主プロセツサ番号を前記動作ステツプで
記憶しているとき動作ステツプで受信した番号
との一致を識別（動作ステツプ）し、不一致を
識別したときは抹消信号を番号受信回路３４０に
送出して受信した主プロセツサ番号を抹消（動作
ステツプ）する。一方、番号の一致を識別した
ときは、メモリ制御回路３６０にゲートを開かせ
る開門信号を送出（動作ステツプ）する。メモ
リ制御回路３６０はこの開門信号により前述の動
作ステツプの許可信号と動作ステツプの読出
信号との受信条件で記憶回路３７０に記憶された
データを読出す制御信号を記憶回路３７０に送出
（動作ステツプ）する。記憶回路３７０は、デ
コード回路３２０が前記動作ステツプで受信し
たメモリアドレスを受信（動作ステツプ）し、
このアドレスに記憶されたデータを読出（動作ス
テツプ）する。所定のデータを得た主プロセツ
サ（MP）が送出した復旧信号は主プロセツサ番
号と共にアドレス端子３１１から入力（動作ステ
ツプ）する。復旧信号はデコード回路３２０か
ら使用許可回路３３０に受信（動作ステツプ）
され、この使用許可回路３３０から不可信号とし
て番号記憶識別回路３５０へ転送（動作ステツプ
）される。一方、入力した主プロセツサ番号は
番号受信回路３４０で受信（動作ステツプ）さ
れたとき、番号記憶識別回路３５０は記憶された
主プロセツサ番号を持つので番号の一致を識別
（動作ステツプ）し、番号が一致したときは、
記憶していた主プロセツサ番号を抹消すると共に
使用許可回路３３０に抹消信号を返送（動作ステ
ツプ）し、次いで使用許可回路３３０が番号受
信回路３４０及びメモリ制御回路３６０を復旧
（動作ステツプ）させると共に次の起動信号を
待つ。又、動作ステツプの識別が不一致のとき
は、番号記憶識別回路３５０が番号受信回路３４
０に抹消信号を送出し、受信した番号を抹消させ
る。
して、第３図の動作手順について説明する。ま
ず、アドレス端子３１１からデコード回路３２０
に主プロセツサ番号情報及び起動信号が入力（動
作ステツプ）したとき、起動信号は使用許可回
路３３０へ（動作ステツプ）、又は主プロセツ
サ番号は番号受信回路３４０へ（動作ステツプ
）転送される。起動信号を受信した使用許可回
路３３０は局データ記憶装置（DM）が使用許可
可能な状態のとき、使用許可信号を番号記憶識別
回路３５０及びメモリ制御回路３６０並びにデー
タ端子３１３に送出し動作ステツプ）する。使
用許可信号を受信した番号記憶識別回路３５０は
番号受信回路３４０から主プロセツサ番号を受信
して記憶（動作ステツプ）する。一方、局デー
タ記憶装置（DM）が不許可のときは、使用許可
回路３３０から番号受信回路３４０へ抹消信号が
送出され番号受信回路３４０で受信した主プロセ
ツサ番号が抹消（動作ステツプ）される。次に
主プロセツサ番号情報及びメモリアドレス情報が
アドレス端子３１１からデコード回路３２０に入
力（動作ステツプ）したとき、同時に読出信号
が指令端子３１２に入力（動作ステツプ）し、
主プロセツサ番号に番号受信回路３４０で受信
（動作ステツプ）される。番号記憶識別回路３
５０が主プロセツサ番号を前記動作ステツプで
記憶しているとき動作ステツプで受信した番号
との一致を識別（動作ステツプ）し、不一致を
識別したときは抹消信号を番号受信回路３４０に
送出して受信した主プロセツサ番号を抹消（動作
ステツプ）する。一方、番号の一致を識別した
ときは、メモリ制御回路３６０にゲートを開かせ
る開門信号を送出（動作ステツプ）する。メモ
リ制御回路３６０はこの開門信号により前述の動
作ステツプの許可信号と動作ステツプの読出
信号との受信条件で記憶回路３７０に記憶された
データを読出す制御信号を記憶回路３７０に送出
（動作ステツプ）する。記憶回路３７０は、デ
コード回路３２０が前記動作ステツプで受信し
たメモリアドレスを受信（動作ステツプ）し、
このアドレスに記憶されたデータを読出（動作ス
テツプ）する。所定のデータを得た主プロセツ
サ（MP）が送出した復旧信号は主プロセツサ番
号と共にアドレス端子３１１から入力（動作ステ
ツプ）する。復旧信号はデコード回路３２０か
ら使用許可回路３３０に受信（動作ステツプ）
され、この使用許可回路３３０から不可信号とし
て番号記憶識別回路３５０へ転送（動作ステツプ
）される。一方、入力した主プロセツサ番号は
番号受信回路３４０で受信（動作ステツプ）さ
れたとき、番号記憶識別回路３５０は記憶された
主プロセツサ番号を持つので番号の一致を識別
（動作ステツプ）し、番号が一致したときは、
記憶していた主プロセツサ番号を抹消すると共に
使用許可回路３３０に抹消信号を返送（動作ステ
ツプ）し、次いで使用許可回路３３０が番号受
信回路３４０及びメモリ制御回路３６０を復旧
（動作ステツプ）させると共に次の起動信号を
待つ。又、動作ステツプの識別が不一致のとき
は、番号記憶識別回路３５０が番号受信回路３４
０に抹消信号を送出し、受信した番号を抹消させ
る。
上記実施例では独立した番号受信回路を設けて
説明したがデコード回路若しくは番号記憶識別回
路に緩衝レジスタを含むことでもよく、実施例で
説明した回路構成が本発明を限定するものではな
い。
説明したがデコード回路若しくは番号記憶識別回
路に緩衝レジスタを含むことでもよく、実施例で
説明した回路構成が本発明を限定するものではな
い。
上記実施例において、局データ記憶装置
（DM）は主プロセツサ（MP）とだけデータメモ
リバスを介して接続することが可能であり、入出
力装置と同様に装置選択手段を使用許可回路及び
番号記憶識別回路として自己装置内に含み、一個
だけでも又複数個への増設に対しても他に追加の
設備を不要とし、更に主プロセツサ（MP）の数
に無関係に少数を備えることができる。
（DM）は主プロセツサ（MP）とだけデータメモ
リバスを介して接続することが可能であり、入出
力装置と同様に装置選択手段を使用許可回路及び
番号記憶識別回路として自己装置内に含み、一個
だけでも又複数個への増設に対しても他に追加の
設備を不要とし、更に主プロセツサ（MP）の数
に無関係に少数を備えることができる。
以上説明したように、本発明によればプロセツ
サバスとは別のデータメモリバスを設け、自己内
に装置選択手段を持ち且つ主プロセツサより少い
数の局データ記憶装置を接続することにより、シ
ステムの処理能力の向上及び経済性の改善という
効果が得られる。
サバスとは別のデータメモリバスを設け、自己内
に装置選択手段を持ち且つ主プロセツサより少い
数の局データ記憶装置を接続することにより、シ
ステムの処理能力の向上及び経済性の改善という
効果が得られる。
第１図ａ及びｂはそれぞれ従来の局データ記憶
装置制御方式の一例を示すブロツク図、第２図は
本発明の局データ記憶装置制御方式の一実施例を
示すブロツク図、第３図は第２図における局デー
タ記憶装置の一実施例を示す機能ブロツク図、又
第４図ａ及びｂは第３図の主要動作手順を示すフ
ローチヤートである。 １１……ローカルプロセツサ、１３……プロセ
ツサバス、２３……データメモリバス、２４……
…局データ記憶装置、２５……主プロセツサ、３
３０……使用許可回路、３５０……番号記憶識別
回路、３７０……記憶回路。
装置制御方式の一例を示すブロツク図、第２図は
本発明の局データ記憶装置制御方式の一実施例を
示すブロツク図、第３図は第２図における局デー
タ記憶装置の一実施例を示す機能ブロツク図、又
第４図ａ及びｂは第３図の主要動作手順を示すフ
ローチヤートである。 １１……ローカルプロセツサ、１３……プロセ
ツサバス、２３……データメモリバス、２４……
…局データ記憶装置、２５……主プロセツサ、３
３０……使用許可回路、３５０……番号記憶識別
回路、３７０……記憶回路。
Claims (1)
- １ 複数のローカルプロセツサにプロセツサバス
を介して接続される複数の主プロセツサとこれら
複数の主プロセツサにデータメモリバスを介して
接続され且つ前記主プロセツサの数より少ない局
データ記憶装置とを備え、この局データ記憶装置
は前記主プロセツサから起動され且つ自己の使用
を許可するときはこの使用許可した主プロセツサ
の番号を記憶し、次いで前記局データ記憶装置が
前記データメモリバスを介して前記主プロセツサ
から記憶された前記主プロセツサ番号と同一の主
プロセツサ番号並びに自己の局データ記憶装置が
含む記憶回路のメモリアドレスを受信したときは
指令情報としての読出信号に対して前記メモリア
ドレスからデータを読出す一方指令情報としての
書込信号に対して前記メモリアドレスに受信した
データを書込むことを特徴とする局データ記憶装
置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21180683A JPS60105068A (ja) | 1983-11-11 | 1983-11-11 | 局デ−タ記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21180683A JPS60105068A (ja) | 1983-11-11 | 1983-11-11 | 局デ−タ記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60105068A JPS60105068A (ja) | 1985-06-10 |
| JPH0120463B2 true JPH0120463B2 (ja) | 1989-04-17 |
Family
ID=16611906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21180683A Granted JPS60105068A (ja) | 1983-11-11 | 1983-11-11 | 局デ−タ記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105068A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214952U (ja) * | 1985-07-10 | 1987-01-29 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844427Y2 (ja) * | 1982-07-22 | 1983-10-07 | 日本電気株式会社 | 情報処理装置 |
-
1983
- 1983-11-11 JP JP21180683A patent/JPS60105068A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60105068A (ja) | 1985-06-10 |
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