JPH0635620A - 記憶装置の制御方式 - Google Patents
記憶装置の制御方式Info
- Publication number
- JPH0635620A JPH0635620A JP19211092A JP19211092A JPH0635620A JP H0635620 A JPH0635620 A JP H0635620A JP 19211092 A JP19211092 A JP 19211092A JP 19211092 A JP19211092 A JP 19211092A JP H0635620 A JPH0635620 A JP H0635620A
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- JP
- Japan
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- address
- data
- storage device
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- designated
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Abstract
(57)【要約】
【目的】 先頭の書き込みアドレスからでなく、途中の
セクターからでもアクセス可能にして、リード／ライト
完了までの時間を短縮することを目的とする。 【構成】 記憶装置へのデータ・アクセスのために、上
記記憶装置からの検出アドレスと外部からのアクセス指
定アドレスとを比較し、上記検出アドレスが上記指定ア
ドレスの範囲内であることを判定する比較判定手段と、
上記指定アドレス内の順序相当番号を付加する番号付加
手段とを備え、上記検出アドレスが上記指定アドレスの
範囲内と判定されると、対応する検出アドレスにアクセ
スし、必要に応じ上記指定アドレス内の順序相当番号を
付加してデータ送出するようにした。
セクターからでもアクセス可能にして、リード／ライト
完了までの時間を短縮することを目的とする。 【構成】 記憶装置へのデータ・アクセスのために、上
記記憶装置からの検出アドレスと外部からのアクセス指
定アドレスとを比較し、上記検出アドレスが上記指定ア
ドレスの範囲内であることを判定する比較判定手段と、
上記指定アドレス内の順序相当番号を付加する番号付加
手段とを備え、上記検出アドレスが上記指定アドレスの
範囲内と判定されると、対応する検出アドレスにアクセ
スし、必要に応じ上記指定アドレス内の順序相当番号を
付加してデータ送出するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ディスク記憶装置の制
御方式に関するものである。
御方式に関するものである。
【０００２】
【従来の技術】図５は、従来のディスク記憶装置の制御
方式を示すブロック図である。図において１は、リード
／ライト指令を発するホストコンピュータ、１ａは読み
出し指令線、２は制御方式の動作を制御する制御回路、
２ａは読み出すアドレス情報線、２ｂはデータ転送を指
令する転送指令線である。１３はディスク記憶装置の読
み出しを制御する読み出し回路、１３ａはセクターアド
レス情報線、１３ｂはデータ線、３２はヘッド、５３は
読み出すアドレス情報とセクターアドレス情報の一致を
検出するアドレス一致検出回路で、５３ａはアドレス一
致信号線、５５は、ホストコンピュータ１とのデータを
転送するための転送レジスタである。
方式を示すブロック図である。図において１は、リード
／ライト指令を発するホストコンピュータ、１ａは読み
出し指令線、２は制御方式の動作を制御する制御回路、
２ａは読み出すアドレス情報線、２ｂはデータ転送を指
令する転送指令線である。１３はディスク記憶装置の読
み出しを制御する読み出し回路、１３ａはセクターアド
レス情報線、１３ｂはデータ線、３２はヘッド、５３は
読み出すアドレス情報とセクターアドレス情報の一致を
検出するアドレス一致検出回路で、５３ａはアドレス一
致信号線、５５は、ホストコンピュータ１とのデータを
転送するための転送レジスタである。
【０００３】最初にディスク記憶装置の記憶フォーマッ
トを説明する。図３は、そのフォーマットを示し、１周
を分割されたセクター３１で構成している。次に動作に
ついて説明する。ディスクは回転しており、情報はヘッ
ド３２で順次読み出される。このセクター３１の細部
は、図４に示すようにセクター３１の番号を示すアドレ
ス４３と、データ４４で構成されている。従って図５に
示す従来のディスク記憶装置の制御方式のブロック図で
は、ホストコンピュータ１から制御回路２に読み出すセ
クターの先頭番号と、読み出すセクター数から成る読み
出し指令をその線１ａに乗せて転送し、制御回路２では
先頭のセクターのアドレス情報を、アドレス情報線２ａ
に乗せ、アドレス一致検出回路５３に転送する。
トを説明する。図３は、そのフォーマットを示し、１周
を分割されたセクター３１で構成している。次に動作に
ついて説明する。ディスクは回転しており、情報はヘッ
ド３２で順次読み出される。このセクター３１の細部
は、図４に示すようにセクター３１の番号を示すアドレ
ス４３と、データ４４で構成されている。従って図５に
示す従来のディスク記憶装置の制御方式のブロック図で
は、ホストコンピュータ１から制御回路２に読み出すセ
クターの先頭番号と、読み出すセクター数から成る読み
出し指令をその線１ａに乗せて転送し、制御回路２では
先頭のセクターのアドレス情報を、アドレス情報線２ａ
に乗せ、アドレス一致検出回路５３に転送する。
【０００４】この状態において、ヘッド３２からの読み
出し情報を、その線３２ａに乗せ、読み出し回路１３に
転送する。そこからさらにセクターアドレス情報をその
線１３ａに乗せてアドレス一致検出回路５３に転送す
る。アドレス一致検出回路５３では、制御回路２からの
先頭のセクターのアドレス情報との比較を行なう。この
結果、不一致であれば、読み出し回路１３からセクター
アドレス情報の転送を待ち、一致であれば直ちに、アド
レス一致信号をその線５３ａに乗せ、制御回路２に転送
し、転送レジスタ１２への転送指令の転送を促す。一
方、転送レジスタ１２では、制御回路２からの転送指令
に同期して読み出し回路１３からのデータを、その線１
３ｂにより受け取り、ホストコンピュータ１にディスク
記憶情報をその線１２ａに乗せて転送する。
出し情報を、その線３２ａに乗せ、読み出し回路１３に
転送する。そこからさらにセクターアドレス情報をその
線１３ａに乗せてアドレス一致検出回路５３に転送す
る。アドレス一致検出回路５３では、制御回路２からの
先頭のセクターのアドレス情報との比較を行なう。この
結果、不一致であれば、読み出し回路１３からセクター
アドレス情報の転送を待ち、一致であれば直ちに、アド
レス一致信号をその線５３ａに乗せ、制御回路２に転送
し、転送レジスタ１２への転送指令の転送を促す。一
方、転送レジスタ１２では、制御回路２からの転送指令
に同期して読み出し回路１３からのデータを、その線１
３ｂにより受け取り、ホストコンピュータ１にディスク
記憶情報をその線１２ａに乗せて転送する。
【０００５】
【発明が解決しようとする課題】従来のディスク記憶装
置の制御方式は、以上のように制御されているので、読
み出す先頭のセクターのアドレス情報とヘッド３２から
読み出したセクターアドレス情報が一致した時に初めて
データの読み出しが可能となる。両アドレスが不一致の
場合はヘッド３２が期待するセクター３１のアドレス４
３の直後の位置の時などはセクターが１周するのを待つ
必要があり、全セクターを読み出す場合には、最大２周
分の時間が必要となるという課題があった。この間ディ
スク記憶装置が無駄に動作するという課題もあった。
置の制御方式は、以上のように制御されているので、読
み出す先頭のセクターのアドレス情報とヘッド３２から
読み出したセクターアドレス情報が一致した時に初めて
データの読み出しが可能となる。両アドレスが不一致の
場合はヘッド３２が期待するセクター３１のアドレス４
３の直後の位置の時などはセクターが１周するのを待つ
必要があり、全セクターを読み出す場合には、最大２周
分の時間が必要となるという課題があった。この間ディ
スク記憶装置が無駄に動作するという課題もあった。
【０００６】この発明は、上記のような課題を解消する
ためになされたもので、ディスクの回転待ち時間を短縮
し、ライト／リード動作を高速にする記憶装置の制御方
式を得ることを目的とする。
ためになされたもので、ディスクの回転待ち時間を短縮
し、ライト／リード動作を高速にする記憶装置の制御方
式を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係わる記憶装
置の制御方式は、記憶装置へのデータ・アクセスのため
に、上記記憶装置からの検出アドレスと外部からのアク
セス指定アドレスとを比較し、上記検出アドレスが上記
指定アドレスの範囲内であることを判定する比較判定手
段と、上記指定アドレス内の順序相当番号を付加する番
号付加手段とを備え、上記検出アドレスが上記指定アド
レスの範囲内と判定されると、対応する検出アドレスに
アクセスし、必要に応じ上記指定アドレス内の順序相当
番号を付加してデータ送出するようにした。また請求項
２の発明は、記憶装置へのデータ・アクセスのために、
上記記憶装置からの検出アドレスと外部からのアクセス
指定アドレスとを比較し、上記検出アドレスが上記指定
アドレスの範囲内であることを判定する比較判定手段
と、上記アクセスのためのデータを一時記憶するバッフ
ァメモリと、アドレス順送出手段を備え、上記検出アド
レスが上記指定アドレスの範囲内と判定されると、対応
する検出アドレスにアクセスし、また全指定アドレス範
囲のアクセスが終わると、必要に応じ上記指定アドレス
内のアドレス順にデータ送出するようにした。
置の制御方式は、記憶装置へのデータ・アクセスのため
に、上記記憶装置からの検出アドレスと外部からのアク
セス指定アドレスとを比較し、上記検出アドレスが上記
指定アドレスの範囲内であることを判定する比較判定手
段と、上記指定アドレス内の順序相当番号を付加する番
号付加手段とを備え、上記検出アドレスが上記指定アド
レスの範囲内と判定されると、対応する検出アドレスに
アクセスし、必要に応じ上記指定アドレス内の順序相当
番号を付加してデータ送出するようにした。また請求項
２の発明は、記憶装置へのデータ・アクセスのために、
上記記憶装置からの検出アドレスと外部からのアクセス
指定アドレスとを比較し、上記検出アドレスが上記指定
アドレスの範囲内であることを判定する比較判定手段
と、上記アクセスのためのデータを一時記憶するバッフ
ァメモリと、アドレス順送出手段を備え、上記検出アド
レスが上記指定アドレスの範囲内と判定されると、対応
する検出アドレスにアクセスし、また全指定アドレス範
囲のアクセスが終わると、必要に応じ上記指定アドレス
内のアドレス順にデータ送出するようにした。
【０００８】
【作用】この発明における記憶装置の制御方式は、記憶
装置からの検出アドレスと外部からの指定アドレスが一
致すると、一致した順に記憶装置へのアクセスがされ
る。また外部へのデータ送出は、アドレスが一致した順
に、必要に応じてアドレス内の順序相当番号を付加して
なされる。請求項２の発明では、記憶装置からの検出ア
ドレスと外部からの指定アドレスが一致すると、一致し
た順に記憶装置へのアクセスがされる。また外部へのデ
ータ送出は、全指定アドレス範囲のアクセスが終わると
アドレス順に並べ換えられてなされる。
装置からの検出アドレスと外部からの指定アドレスが一
致すると、一致した順に記憶装置へのアクセスがされ
る。また外部へのデータ送出は、アドレスが一致した順
に、必要に応じてアドレス内の順序相当番号を付加して
なされる。請求項２の発明では、記憶装置からの検出ア
ドレスと外部からの指定アドレスが一致すると、一致し
た順に記憶装置へのアクセスがされる。また外部へのデ
ータ送出は、全指定アドレス範囲のアクセスが終わると
アドレス順に並べ換えられてなされる。
【０００９】
実施例１．以下、この発明の一実施例を図について説明
する。図１は本発明の記憶装置の制御方式の一実施例を
示す構成図である。図１において、２ｃはリード／ライ
トするセクター数情報線、２ｄはデータ格納指令線、２
ｅは順序番号線である。１１は制御回路２からのアドレ
ス情報線２ａ、セクター数情報線２ｃからの情報と、読
み出されたセクターアドレス情報を比較するアドレス比
較回路である。１１ａはアドレス範囲内検出信号線、１
２はホストコンピュータ１との間で転送するデータ順序
を並べるバッファ・メモリである。１４は検出したセク
ターアドレスが、制御回路からの外部からの指定アドレ
ス範囲内にあるか否かを判定する比較判定回路、１５は
セクターから読み出されたデータのアドレスが、指定ア
ドレス範囲の何番目のアドレスであるかが判る番号を付
加する番号付加回路である。その他の部分は従来例と同
様である。
する。図１は本発明の記憶装置の制御方式の一実施例を
示す構成図である。図１において、２ｃはリード／ライ
トするセクター数情報線、２ｄはデータ格納指令線、２
ｅは順序番号線である。１１は制御回路２からのアドレ
ス情報線２ａ、セクター数情報線２ｃからの情報と、読
み出されたセクターアドレス情報を比較するアドレス比
較回路である。１１ａはアドレス範囲内検出信号線、１
２はホストコンピュータ１との間で転送するデータ順序
を並べるバッファ・メモリである。１４は検出したセク
ターアドレスが、制御回路からの外部からの指定アドレ
ス範囲内にあるか否かを判定する比較判定回路、１５は
セクターから読み出されたデータのアドレスが、指定ア
ドレス範囲の何番目のアドレスであるかが判る番号を付
加する番号付加回路である。その他の部分は従来例と同
様である。
【００１０】次に動作について説明する。図１におい
て、ホストコンピュータ１から制御回路２に読み出すセ
クターの先頭番号と読み出すセクター数から成る読み出
し指令をその線１ａに乗せて転送する。制御回路５２で
は先頭のセクターのアドレス情報と読み出すセクター数
情報を各々の線に乗せ、アドレス比較回路１１に転送す
る。一方、ヘッド３２からの読み出し情報は読み出し回
路１３で読み出され、セクターアドレス情報のみをその
線１３ａでアドレス比較回路１１に転送する。アドレス
比較回路１１と比較判定回路１４では、制御回路２から
の先頭のセクターアドレス情報（２ａの情報）と、この
アクセスアドレス情報にセクター数情報（２ｃの情報）
を加算した最終セクターアドレス番号の範囲内か否かを
比較する。
て、ホストコンピュータ１から制御回路２に読み出すセ
クターの先頭番号と読み出すセクター数から成る読み出
し指令をその線１ａに乗せて転送する。制御回路５２で
は先頭のセクターのアドレス情報と読み出すセクター数
情報を各々の線に乗せ、アドレス比較回路１１に転送す
る。一方、ヘッド３２からの読み出し情報は読み出し回
路１３で読み出され、セクターアドレス情報のみをその
線１３ａでアドレス比較回路１１に転送する。アドレス
比較回路１１と比較判定回路１４では、制御回路２から
の先頭のセクターアドレス情報（２ａの情報）と、この
アクセスアドレス情報にセクター数情報（２ｃの情報）
を加算した最終セクターアドレス番号の範囲内か否かを
比較する。
【００１１】比較判定の結果、範囲内であれば、直ちに
アドレス範囲内検出信号線１１ａに出力し、制御回路２
に対し、バッファ・メモリ１２へデータ格納指令（２ｄ
の情報）を要求する。この結果、バッファ・メモリ１２
では制御回路５２からのデータ格納指令に同期して、ア
ドレス比較回路１１からのカレント・セクターアドレス
情報（１１ｂの情報）に対応した、読み出し回路１３か
らのデータがデータ線１３ｂ経由で読み出され、番号付
加回路１５からの指定アドレス範囲内の順序データが付
加されて、ホストコンピュータ１にディスク記憶情報
（１２ａの情報）として順次転送する。
アドレス範囲内検出信号線１１ａに出力し、制御回路２
に対し、バッファ・メモリ１２へデータ格納指令（２ｄ
の情報）を要求する。この結果、バッファ・メモリ１２
では制御回路５２からのデータ格納指令に同期して、ア
ドレス比較回路１１からのカレント・セクターアドレス
情報（１１ｂの情報）に対応した、読み出し回路１３か
らのデータがデータ線１３ｂ経由で読み出され、番号付
加回路１５からの指定アドレス範囲内の順序データが付
加されて、ホストコンピュータ１にディスク記憶情報
（１２ａの情報）として順次転送する。
【００１２】上記実施例で、検出アドレスと指定の範囲
内アドレスとの一致を判定した順にホストにデータ転送
する場合、バッファ・メモリは小容量でよく、簡単なレ
ジスタでよい。この場合は、ホスト側で順序データに基
き、完全な文を作ることになる。尚、上記実施例では、
リード動作について示したが、ライト動作においても上
記実施例と同様に、両アドレスの一致を検出した順に記
憶装置の対応セクター位置に書き込む動作となる。
内アドレスとの一致を判定した順にホストにデータ転送
する場合、バッファ・メモリは小容量でよく、簡単なレ
ジスタでよい。この場合は、ホスト側で順序データに基
き、完全な文を作ることになる。尚、上記実施例では、
リード動作について示したが、ライト動作においても上
記実施例と同様に、両アドレスの一致を検出した順に記
憶装置の対応セクター位置に書き込む動作となる。
【００１３】実施例２．次に、図２に示す一実施例に基
づき請求項２の発明を説明する。図中、１２は図１のバ
ッファ・メモリを表わし、このメモリはデータ格納領域
２１〜２６から構成されているとする。また、この場合
の制御方式の構成図は、図１の１５の番号付加回路のか
わりに、アドレス順送出制御回路１６を設けた。また、
バッファ・メモリ１２の容量は、少くとも１度にデータ
転送するセクター数のデータを一時収容するだけの容量
がいる。いま、セクターアドレスの番号が１から５まで
のデータを読み出すとする。たまたまヘッド３２がセク
ターアドレスが３の位置に存在している時に、リード命
令がきて命令実行した場合に、メモリバッファ内の格納
順序の詳細は以下の通りとなる。
づき請求項２の発明を説明する。図中、１２は図１のバ
ッファ・メモリを表わし、このメモリはデータ格納領域
２１〜２６から構成されているとする。また、この場合
の制御方式の構成図は、図１の１５の番号付加回路のか
わりに、アドレス順送出制御回路１６を設けた。また、
バッファ・メモリ１２の容量は、少くとも１度にデータ
転送するセクター数のデータを一時収容するだけの容量
がいる。いま、セクターアドレスの番号が１から５まで
のデータを読み出すとする。たまたまヘッド３２がセク
ターアドレスが３の位置に存在している時に、リード命
令がきて命令実行した場合に、メモリバッファ内の格納
順序の詳細は以下の通りとなる。
【００１４】まず最初に、メモリバッファ１２に転送さ
れるデータは、セクターアドレスが３のデータであり、
先頭アドレスの１からは３番目のセクターであることか
ら、アドレス順送出制御回路１６が順序を調べ、メモリ
バッファ１２の３番目のデータ格納領域の２１にデータ
が格納される。次に、セクターアドレスが４のデータが
転送されるので、同様にして先頭より４番目のデータ格
納領域２２にデータが格納され、引き続き同様にして、
先頭より５番目のデータ格納領域２３にデータが格納さ
れる。次に、セクターアドレスが１のデータが転送さ
れ、先頭より１番目のデータ格納領域２４にデータが格
納され、引き続き同様にして、先頭より２番目のデータ
格納領域２５にデータが格納される。なお、データ格納
領域２６にはデータが入らない。こうしてデータ１〜デ
ータ５がそろうと、この順に連続してホストコンピュー
タ１にデータ転送される。
れるデータは、セクターアドレスが３のデータであり、
先頭アドレスの１からは３番目のセクターであることか
ら、アドレス順送出制御回路１６が順序を調べ、メモリ
バッファ１２の３番目のデータ格納領域の２１にデータ
が格納される。次に、セクターアドレスが４のデータが
転送されるので、同様にして先頭より４番目のデータ格
納領域２２にデータが格納され、引き続き同様にして、
先頭より５番目のデータ格納領域２３にデータが格納さ
れる。次に、セクターアドレスが１のデータが転送さ
れ、先頭より１番目のデータ格納領域２４にデータが格
納され、引き続き同様にして、先頭より２番目のデータ
格納領域２５にデータが格納される。なお、データ格納
領域２６にはデータが入らない。こうしてデータ１〜デ
ータ５がそろうと、この順に連続してホストコンピュー
タ１にデータ転送される。
【００１５】上記実施例２では記憶装置からバッファ・
メモリ１２にデータを格納する際にアドレス順になるよ
うデータ１〜データ５を並べ換えたが、バッファ・メモ
リ１２にデータを格納する際には読み出し順に格納し、
ホストへ連続転送する際に上記アドレス順送制御回路１
６によって、アドレス順になるようにデータ１〜データ
５を順次送出するようにしてもよい。
メモリ１２にデータを格納する際にアドレス順になるよ
うデータ１〜データ５を並べ換えたが、バッファ・メモ
リ１２にデータを格納する際には読み出し順に格納し、
ホストへ連続転送する際に上記アドレス順送制御回路１
６によって、アドレス順になるようにデータ１〜データ
５を順次送出するようにしてもよい。
【００１６】また、上記実施例では、リード動作につい
て示したが、ライト動作についても上記実施例と同様
に、いったんバッファ・メモリ１２内にデータを格納
し、検出セクターアドレスと指定アドレス範囲とが一致
した順に、記憶装置の対応セクター位置に書き込む動作
となる。また、上記実施例では、メモリ・バッファを制
御方式の構成の一つとしが、ホストコンピュータ内のメ
モリにて実施しても、同様の効果を奏することが可能で
ある。
て示したが、ライト動作についても上記実施例と同様
に、いったんバッファ・メモリ１２内にデータを格納
し、検出セクターアドレスと指定アドレス範囲とが一致
した順に、記憶装置の対応セクター位置に書き込む動作
となる。また、上記実施例では、メモリ・バッファを制
御方式の構成の一つとしが、ホストコンピュータ内のメ
モリにて実施しても、同様の効果を奏することが可能で
ある。
【００１７】
【発明の効果】以上のようにこの発明によれば、セクタ
ー検出アドレスとアクセス指定アドレスの範囲とを比較
判定する比較判定手段を設けたので、途中のセクターか
らもライト／リード動作が可能となり、リード／ライト
完了迄の時間を短縮出来る効果がある。
ー検出アドレスとアクセス指定アドレスの範囲とを比較
判定する比較判定手段を設けたので、途中のセクターか
らもライト／リード動作が可能となり、リード／ライト
完了迄の時間を短縮出来る効果がある。
【図１】本発明の実施例である記憶装置の制御方式の構
成図である。
成図である。
【図２】請求項２の記憶装置の制御方式のメモリへの書
き込みを説明する図である。
き込みを説明する図である。
【図３】ディスク記憶装置の記憶フォーマットとヘッド
の位置を示す図である。
の位置を示す図である。
【図４】ディスク記憶装置のセクター内の記憶フォーマ
ットの細部を示す図である。
ットの細部を示す図である。
【図５】従来の記憶装置の制御方式の構成図である。
１ ホストコンピュータ １ａ 読み出し指令線 ２ 制御回路 ２ａ アドレス情報線 ２ｂ 転送指令線 ２ｃ セクター数情報線 ２ｄ データ格納指令線 ２ｅ 順序番号線 １１ アドレス比較回路 １１ａ アドレス範囲内検出信号線 １１ｂ カレントセクターアドレス情報線 １２ バッファメモリ １２ａ ディスク記憶情報線 １３ 読み出し回路 １３ａ セクターアドレス情報線 １３ｂ データ線 １４ 比較判定回路 １５ 番号付加回路 １６ アドレス順送出制御回路 ３１ セクター ３２ ヘッド ３２ａ 読み出し情報 ４３ アドレス ４４ データ
Claims (2)
- 【請求項１】 記憶装置へのデータ・アクセスのため
に、上記記憶装置からの検出アドレスと、外部からのア
クセス指定アドレスとを比較し、上記検出アドレスが上
記指定アドレスの範囲内であることを判定する比較判定
手段と、 上記指定アドレス内の順序相当番号を付加する番号付加
手段とを備え、 上記検出アドレスが上記指定アドレスの範囲内と判定さ
れると、対応する検出アドレスにアクセスし、必要に応
じ上記指定アドレス内の順序相当番号を付加してデータ
送出する記憶装置の制御方式。 - 【請求項２】 記憶装置へのデータ・アクセスのため
に、上記記憶装置からの検出アドレスと、外部からのア
クセス指定アドレスとを比較し、上記検出アドレスが上
記指定アドレスの範囲内であることを判定する比較判定
手段と、 上記アクセスのためのデータを一次記憶するバッファメ
モリと、 上記指定アドレス内データのアドレス順を示すアドレス
順送出手段と、 上記検出アドレスが上記指定アドレスの範囲内と判定さ
れると、対応する検出アドレスにアクセスし、また、全
指定アドレス範囲のアクセスが終わると、必要に応じ上
記指定アドレス内のアドレス順にデータ送出する記憶装
置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19211092A JPH0635620A (ja) | 1992-07-20 | 1992-07-20 | 記憶装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19211092A JPH0635620A (ja) | 1992-07-20 | 1992-07-20 | 記憶装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635620A true JPH0635620A (ja) | 1994-02-10 |
Family
ID=16285832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19211092A Pending JPH0635620A (ja) | 1992-07-20 | 1992-07-20 | 記憶装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635620A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3612816A1 (de) * | 1986-04-16 | 1987-10-22 | Man Nutzfahrzeuge Gmbh | Fussbodenheizung in omnibussen |
| JP2010118112A (ja) * | 2008-11-12 | 2010-05-27 | Toshiba Storage Device Corp | 記憶装置および記憶装置の制御方法 |
-
1992
- 1992-07-20 JP JP19211092A patent/JPH0635620A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3612816A1 (de) * | 1986-04-16 | 1987-10-22 | Man Nutzfahrzeuge Gmbh | Fussbodenheizung in omnibussen |
| JP2010118112A (ja) * | 2008-11-12 | 2010-05-27 | Toshiba Storage Device Corp | 記憶装置および記憶装置の制御方法 |
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