JPS6028025B2 - 入出力インタ−フェ−ス装置 - Google Patents
入出力インタ−フェ−ス装置Info
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- JPS6028025B2 JPS6028025B2 JP4860181A JP4860181A JPS6028025B2 JP S6028025 B2 JPS6028025 B2 JP S6028025B2 JP 4860181 A JP4860181 A JP 4860181A JP 4860181 A JP4860181 A JP 4860181A JP S6028025 B2 JPS6028025 B2 JP S6028025B2
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- JP
- Japan
- Prior art keywords
- input
- output
- bus
- data cache
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はＣＰＵ（中央処理装置）によって制御される入
出力制御装置と入出力装置との間に設けられデータ転送
を行なう入出力インターフェース装置に関する。
出力制御装置と入出力装置との間に設けられデータ転送
を行なう入出力インターフェース装置に関する。
第１図には、従来の計算機システム構成を示し、１はＣ
ＰＵ、２はメインメモリ、３は入出力チャネル、４は入
出力制御装置、５は入出力装置である。
ＰＵ、２はメインメモリ、３は入出力チャネル、４は入
出力制御装置、５は入出力装置である。
第２図には、従来の入出力制御装置４と複数の入出力装
置５たとえばディスク装置、磁気テープ装置等との接続
をより詳細に示したものである。入出力制御菱贋４の複
数の出力ドライバ４１（図では１個のみ示めした）は複
数の線たとえば８ビットのデータ十１ビットのパリティ
よりなる出力バス６および入出力装置５の動作を指令す
るタグバス６、入出力制御装置４が入出力装置５の選択
後入出力装置をホールドするホールド信号線６を介して
入出力装置５内の複数のレシーバ（図では１個のみ示め
す）５１に接続される。このレシーバ５１はアンド機能
を有し、入出力制御装置４内の１個のドライバ４３に接
続された１ビットのタグ有効線７が接続される。入出力
装置５内の複数のドライバ５２は複数の線からなる入力
バス８１たとえば８ビットのデータ十１ビットのパリテ
ィ＋ステイタス信号線＋タグに対する応答線＋ホールド
‘こ対する応答線よりなる）を介して入出力制御装置４
の複数のレシーバ４２に接続される。タグ有効線７が１
レベルのとき、複数の入出力装置５がタグバス６によっ
て指定された動作たとえば出力バス６を介してデータを
入出力装置５に取り込んだり、入出力装置５に蓄積した
データを入力バス８に出力する。
置５たとえばディスク装置、磁気テープ装置等との接続
をより詳細に示したものである。入出力制御菱贋４の複
数の出力ドライバ４１（図では１個のみ示めした）は複
数の線たとえば８ビットのデータ十１ビットのパリティ
よりなる出力バス６および入出力装置５の動作を指令す
るタグバス６、入出力制御装置４が入出力装置５の選択
後入出力装置をホールドするホールド信号線６を介して
入出力装置５内の複数のレシーバ（図では１個のみ示め
す）５１に接続される。このレシーバ５１はアンド機能
を有し、入出力制御装置４内の１個のドライバ４３に接
続された１ビットのタグ有効線７が接続される。入出力
装置５内の複数のドライバ５２は複数の線からなる入力
バス８１たとえば８ビットのデータ十１ビットのパリテ
ィ＋ステイタス信号線＋タグに対する応答線＋ホールド
‘こ対する応答線よりなる）を介して入出力制御装置４
の複数のレシーバ４２に接続される。タグ有効線７が１
レベルのとき、複数の入出力装置５がタグバス６によっ
て指定された動作たとえば出力バス６を介してデータを
入出力装置５に取り込んだり、入出力装置５に蓄積した
データを入力バス８に出力する。
このとき、入出力装置５がたとえばディスクで構成され
ているとき、ディスク上の目標位置にアクセスするため
にヘッドを移動させる際に比較的長い時間を要していた
。さらに、ディスクは回転体であるので、ヘッドが目標
位置近くまで移動した後、リード／ライトのタイミング
をとるためにディスクのほぼ１回転分の待時間を要する
場合もあった。とくに、同一のデータを繰り返しディス
クから取り出す場合は、前述の動作時間が取り出し動作
毎にかかってしまっていた。本発明は上記従来の欠点を
除去し、入出力制御装置と入出力装置とのデータ転送に
等価な高速データ転送を可能とする入出力インターフェ
ース装置を提供することを目的とする。
ているとき、ディスク上の目標位置にアクセスするため
にヘッドを移動させる際に比較的長い時間を要していた
。さらに、ディスクは回転体であるので、ヘッドが目標
位置近くまで移動した後、リード／ライトのタイミング
をとるためにディスクのほぼ１回転分の待時間を要する
場合もあった。とくに、同一のデータを繰り返しディス
クから取り出す場合は、前述の動作時間が取り出し動作
毎にかかってしまっていた。本発明は上記従来の欠点を
除去し、入出力制御装置と入出力装置とのデータ転送に
等価な高速データ転送を可能とする入出力インターフェ
ース装置を提供することを目的とする。
本発明に係る入出力インターフェース装置の特徴とする
ところは、前記入出力制御装置が前記入出力装置を制御
するために前記入出力制御装置と前記複数の入出力装置
との間に共通に接続された第１のタグ線と、前記入出力
制御装置が前記データキャッシュ装置を制御するために
、前記入出力制御装置と前記データキャッシュ装置との
間に接続された第２のタグ線とを備えたことである。
ところは、前記入出力制御装置が前記入出力装置を制御
するために前記入出力制御装置と前記複数の入出力装置
との間に共通に接続された第１のタグ線と、前記入出力
制御装置が前記データキャッシュ装置を制御するために
、前記入出力制御装置と前記データキャッシュ装置との
間に接続された第２のタグ線とを備えたことである。
以下、第３図を参照して本発明の一実施例を説明する。
第１図および第２図と同一部分は同一参照番号を付して
説明を省略する。入出力制御装置４′内に設けられたド
ライバ４４は１ビットのデータキャッシュタグ有効線１
０を介してデータキャッシュ装置９内に設けられたアン
ド機能を有するレシーバ９１に接続される。
第１図および第２図と同一部分は同一参照番号を付して
説明を省略する。入出力制御装置４′内に設けられたド
ライバ４４は１ビットのデータキャッシュタグ有効線１
０を介してデータキャッシュ装置９内に設けられたアン
ド機能を有するレシーバ９１に接続される。
出力バス、タグバス等６も前記レシーバ９１に接続され
る。データキャッシュ装置９に設けられたドライバ９２
は入力バス等等８に接続される。レシーバ９１、ドライ
バ９２は、同じくデータキャッシュ装置９内に設けられ
データを貯蔵するバッファすなわちメモリ９３に接続さ
れる。入出力装置の選択動作は、入出力制御装置がタグ
バス６による入出力装置選択指示指令と出力バス６の入
出力装置のアドレスにより、複数の入出力装置のうちの
１つあるいは複数のものの選択を行ない、選択された入
出力装置からの応答信号とそのアドレスを入力バスに送
出して、入出力制御装置が入力バス上のアドレスをチェ
ックして正しければホールド信号をオンとし、非選択の
入出力装置の動作を停止し、選択した入出力装置と入出
力制御装置を接続状態とする。
る。データキャッシュ装置９に設けられたドライバ９２
は入力バス等等８に接続される。レシーバ９１、ドライ
バ９２は、同じくデータキャッシュ装置９内に設けられ
データを貯蔵するバッファすなわちメモリ９３に接続さ
れる。入出力装置の選択動作は、入出力制御装置がタグ
バス６による入出力装置選択指示指令と出力バス６の入
出力装置のアドレスにより、複数の入出力装置のうちの
１つあるいは複数のものの選択を行ない、選択された入
出力装置からの応答信号とそのアドレスを入力バスに送
出して、入出力制御装置が入力バス上のアドレスをチェ
ックして正しければホールド信号をオンとし、非選択の
入出力装置の動作を停止し、選択した入出力装置と入出
力制御装置を接続状態とする。
接続状態に入った入出力装置は、それ以後、タグ有効線
７、タグバス、出力バス６でで指示された動作指令によ
り、入出力動作およびデータ転送を行なう。デ−タキャ
ッシュ装置接続の時は、データキャッシュ用タグ有効線
１０を別に設け、他のタグバス６、出力バス６、入力バ
ス８等の信号線は従来のように入出力インターフェース
に接続する。データキヤッシュ装置９の起動のときは、
データキャッシュ用タグ有効線１０が１レベルとなり、
データキャッシュ用の動作指令をタグバス６、出力バス
６によって指示する。この時、入出力装置はタグ有効線
７が０レベルなのでタグバス、出力バス６上のデータは
無効となっている。前記動作指令をうけたデータキャッ
シュ装置９は、入出力制御装置４′の出力バス６から転
送されてきたデータをタグバス６の制御によってバッフ
ァ９３に貯蔵する。
７、タグバス、出力バス６でで指示された動作指令によ
り、入出力動作およびデータ転送を行なう。デ−タキャ
ッシュ装置接続の時は、データキャッシュ用タグ有効線
１０を別に設け、他のタグバス６、出力バス６、入力バ
ス８等の信号線は従来のように入出力インターフェース
に接続する。データキヤッシュ装置９の起動のときは、
データキャッシュ用タグ有効線１０が１レベルとなり、
データキャッシュ用の動作指令をタグバス６、出力バス
６によって指示する。この時、入出力装置はタグ有効線
７が０レベルなのでタグバス、出力バス６上のデータは
無効となっている。前記動作指令をうけたデータキャッ
シュ装置９は、入出力制御装置４′の出力バス６から転
送されてきたデータをタグバス６の制御によってバッフ
ァ９３に貯蔵する。
タグバス６によってデータの続み出し指令が行なわれた
ときには、バッファ９３に貯蔵されているデータを入力
バス８を介して入出力制御装置４′に転送する。また、
データキャッシュ装置９と入出力装置５を同時に起動か
ける時はタグ有効線７とデータキャッシュタグ有効線１
０を同時に１レベルとすることによりタグバス、出力バ
ス６の動作指令によりデータキャッシュ装置９と入出力
装置５に動作指示する。
ときには、バッファ９３に貯蔵されているデータを入力
バス８を介して入出力制御装置４′に転送する。また、
データキャッシュ装置９と入出力装置５を同時に起動か
ける時はタグ有効線７とデータキャッシュタグ有効線１
０を同時に１レベルとすることによりタグバス、出力バ
ス６の動作指令によりデータキャッシュ装置９と入出力
装置５に動作指示する。
したがって、入出力制御装置４′と入出力装置５間で転
送されるデー外ま、同時に入出力制御装置４′とデータ
キャッシュ装置９との間でも転送される。すなわち、入
出力装置５へのデータの書き込みの際には、これと同期
してデータキャッシュ装置９にもデータが書き込まれる
。また、入出力装置５からのデ−夕の続み出しの場合は
、ＣＰＵはデータキャッシュ装置９にデータが貯蔵され
ていることがメインメモリ２に記憶されているので、デ
ータを入出力装置５から出力することなくデータキャッ
シュ装置９より入力バス８に出力するように指示する。
以上説明したように、本発明によれば、データキャッシ
ュ装置９を補助入出力装置として設けたので、応答速度
の遅い入出力装置５を用いる電子計算機システムにおい
て、入出力制御装置４′とデータキャッシュ装置９との
間で高速にデータの転送を行うことができる。
送されるデー外ま、同時に入出力制御装置４′とデータ
キャッシュ装置９との間でも転送される。すなわち、入
出力装置５へのデータの書き込みの際には、これと同期
してデータキャッシュ装置９にもデータが書き込まれる
。また、入出力装置５からのデ−夕の続み出しの場合は
、ＣＰＵはデータキャッシュ装置９にデータが貯蔵され
ていることがメインメモリ２に記憶されているので、デ
ータを入出力装置５から出力することなくデータキャッ
シュ装置９より入力バス８に出力するように指示する。
以上説明したように、本発明によれば、データキャッシ
ュ装置９を補助入出力装置として設けたので、応答速度
の遅い入出力装置５を用いる電子計算機システムにおい
て、入出力制御装置４′とデータキャッシュ装置９との
間で高速にデータの転送を行うことができる。
この動作は、特に、繰り返し同じデータの転送を行なう
場合に有効である。また、データキャッシュ装置９の専
用の制御線であるデータキャッシュタグ有効線１０を設
けたことによりデータキャッシュ装置９を入出力制御装
置４′よりみて、物理的には入出力装置５と同等な位置
におき、論理的にはデータキャッシュ装置を独立の位置
に置くことを可能とし、データキャッシュ装置が障害に
より動作不能となっても、入出力装置を従来通り使用で
きるインターフェース回路が提供できる。また、入出力
装置とデータキャッシュ装置とに対し、それぞれ別々の
タグ有効線７、データキャッシュタグ有効線１０を設け
たので、同一出力バスによってそれぞれに対して異なっ
た指示を与えることができる。
場合に有効である。また、データキャッシュ装置９の専
用の制御線であるデータキャッシュタグ有効線１０を設
けたことによりデータキャッシュ装置９を入出力制御装
置４′よりみて、物理的には入出力装置５と同等な位置
におき、論理的にはデータキャッシュ装置を独立の位置
に置くことを可能とし、データキャッシュ装置が障害に
より動作不能となっても、入出力装置を従来通り使用で
きるインターフェース回路が提供できる。また、入出力
装置とデータキャッシュ装置とに対し、それぞれ別々の
タグ有効線７、データキャッシュタグ有効線１０を設け
たので、同一出力バスによってそれぞれに対して異なっ
た指示を与えることができる。
第１図は従来の計算機システムのシステム図、第２図は
従来の入出力制御装置と入出力装置とのインターフェー
ス回路図、第３図は本発明にかかるインターフェス回路
の一実施例の回路図である。 １・・・・・・ＣＰＵ、２・・・・・・メインメモリ、
３・・…・入出力チャネル、４，４′……入出力制御装
置、５・・…・入出力装置、６・・・・・・出力バス、
７・・・・・・タグ有効線、８・・・・・４入力バス、
９・・・・・・データキャッシュ装置、１０・・・・・
・データキャッシュ用タグ有効線。 オ１図※２図 次３図
従来の入出力制御装置と入出力装置とのインターフェー
ス回路図、第３図は本発明にかかるインターフェス回路
の一実施例の回路図である。 １・・・・・・ＣＰＵ、２・・・・・・メインメモリ、
３・・…・入出力チャネル、４，４′……入出力制御装
置、５・・…・入出力装置、６・・・・・・出力バス、
７・・・・・・タグ有効線、８・・・・・４入力バス、
９・・・・・・データキャッシュ装置、１０・・・・・
・データキャッシュ用タグ有効線。 オ１図※２図 次３図
Claims (1)
- １ 入出力制御装置に対し複数の入出力装置が共通の入
力バスおよび出力バスにて接続されるとともに、前記入
出力制御装置と前記入出力装置との間に前記入力バスお
よび出力バスを介して接続され、前記入出力制御装置と
前記入出力装置との間で転送されるデータを貯蔵すデー
タキヤツシユ装置とを有し、前記入出力制御装置が前記
入出力装置を制御するために前記入出力制御装置と前記
複数の入出力装置との間に共通に接続された第１のタグ
線と、前記入出力制御装置が前記データキヤツシユ装置
を制御するために、前記入出力制御装置と前記データキ
ヤツシユ装置との間に接続された第２のタグ線とを備え
たことを特徴とする入出力インターフエース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4860181A JPS6028025B2 (ja) | 1981-03-31 | 1981-03-31 | 入出力インタ−フェ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4860181A JPS6028025B2 (ja) | 1981-03-31 | 1981-03-31 | 入出力インタ−フェ−ス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57164330A JPS57164330A (en) | 1982-10-08 |
| JPS6028025B2 true JPS6028025B2 (ja) | 1985-07-02 |
Family
ID=12807921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4860181A Expired JPS6028025B2 (ja) | 1981-03-31 | 1981-03-31 | 入出力インタ−フェ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028025B2 (ja) |
-
1981
- 1981-03-31 JP JP4860181A patent/JPS6028025B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57164330A (en) | 1982-10-08 |
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