JPH01205253A - インターフェース回路 - Google Patents
インターフェース回路Info
- Publication number
- JPH01205253A JPH01205253A JP63030245A JP3024588A JPH01205253A JP H01205253 A JPH01205253 A JP H01205253A JP 63030245 A JP63030245 A JP 63030245A JP 3024588 A JP3024588 A JP 3024588A JP H01205253 A JPH01205253 A JP H01205253A
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- JP
- Japan
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- interface
- circuit
- interface circuit
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- common signal
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- Pending
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- 238000000034 method Methods 0.000 claims description 5
- 230000006378 damage Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000000605 extraction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンビエータ等の共通の信号バスに複数個接続
され、各々固有の識別アドレスが割り当てられるインタ
フェース回路に関する。
され、各々固有の識別アドレスが割り当てられるインタ
フェース回路に関する。
コンビエータをはじめとする各鴇データ処理機器、制御
機器、ローカルエリア・ネットワークなどでは、共通の
信号バスに各々固有の識別アドレスを割り当てたインタ
フェース回路を複数個接続し、共通制御部とインタフェ
ース回路間や、インタフェース回路どうしの間で情報の
やシとシを行う方式が広く採用されている。
機器、ローカルエリア・ネットワークなどでは、共通の
信号バスに各々固有の識別アドレスを割り当てたインタ
フェース回路を複数個接続し、共通制御部とインタフェ
ース回路間や、インタフェース回路どうしの間で情報の
やシとシを行う方式が広く採用されている。
個々のインタフェース回路固有の識別アドレスは、通常
、システム設計時や変更時に決定され割り当てられ、イ
ンタフェース回路内において、シバ０ ヤンＩ−線、ＤＩＰスイッチ、ＦＲＯＭ等によって記憶
されている。
、システム設計時や変更時に決定され割り当てられ、イ
ンタフェース回路内において、シバ０ ヤンＩ−線、ＤＩＰスイッチ、ＦＲＯＭ等によって記憶
されている。
第３図は、従来のインタフェース回路が共通の信号バス
に接続されている状態を説明するためのブロック図であ
る。図において、共通の信号ノ（ス１には、複数個のイ
ンタフェース回路２１ａ〜２１ｎが接続されており、個
々のインタフェース回路２１ａ〜２１ｎには、各々固有
の識別アドレス３ａ〜３ｎが設定、記憶されている。
に接続されている状態を説明するためのブロック図であ
る。図において、共通の信号ノ（ス１には、複数個のイ
ンタフェース回路２１ａ〜２１ｎが接続されており、個
々のインタフェース回路２１ａ〜２１ｎには、各々固有
の識別アドレス３ａ〜３ｎが設定、記憶されている。
共通の信号バス１としては、複数本の信号線が並列に設
けられ、それらの信号線が制御信号−、アドレス信号線
、データ信号線等に割り当てられている場合もあるし、
同軸ケーブルや光フアイバーケーブルを使用し、制御信
号やデータがシリアルに伝送される場合もある。
けられ、それらの信号線が制御信号−、アドレス信号線
、データ信号線等に割り当てられている場合もあるし、
同軸ケーブルや光フアイバーケーブルを使用し、制御信
号やデータがシリアルに伝送される場合もある。
いま、インタフェース回路２１ａがインタフェース回路
２１ｂになんらかのデータを送信しようとする場合、イ
ンタフェース回路２１ａは、インタフェース回路２１ｂ
の識別アドレス３ｂをデータの送信に先立ち、またはデ
ータと同時に共通の信号バス１に送りだす。これにたい
し、インタフェース回路２１ｂは、共通の信号バス１を
介して送られてきた識別アドレス情報が、自分の識別ア
ドレス３ｂと一致するか否かを判定し、一致した場合は
、自分へのデータ送信であると判断して取り込まれたデ
ータは、そのインタフェース回路に接続されている図に
は示されていない各種機器に渡される。他のインターフ
ェース回路は、識別アドレスが自分に設定されているも
のと不一致であるので、共通の信号バスｌ上のデータは
自分以外へのものと判断して無視する。図には示されて
いない共通の制御回路が存在し、共通の信号バスに接続
されている場合も、同様の方法で共通の制御回路とイン
タフェース回路２１ａ〜２１ｎ間及びインタフェース回
路２１ａ〜２１ｎ相互間で通信がおこなわれる。
２１ｂになんらかのデータを送信しようとする場合、イ
ンタフェース回路２１ａは、インタフェース回路２１ｂ
の識別アドレス３ｂをデータの送信に先立ち、またはデ
ータと同時に共通の信号バス１に送りだす。これにたい
し、インタフェース回路２１ｂは、共通の信号バス１を
介して送られてきた識別アドレス情報が、自分の識別ア
ドレス３ｂと一致するか否かを判定し、一致した場合は
、自分へのデータ送信であると判断して取り込まれたデ
ータは、そのインタフェース回路に接続されている図に
は示されていない各種機器に渡される。他のインターフ
ェース回路は、識別アドレスが自分に設定されているも
のと不一致であるので、共通の信号バスｌ上のデータは
自分以外へのものと判断して無視する。図には示されて
いない共通の制御回路が存在し、共通の信号バスに接続
されている場合も、同様の方法で共通の制御回路とイン
タフェース回路２１ａ〜２１ｎ間及びインタフェース回
路２１ａ〜２１ｎ相互間で通信がおこなわれる。
〔発明が解決しようとする課題〕、
上述した従来のインタフェース回路２１ａ〜２１ｎでは
、通常、各インタフェース回路固有であるべき識別アド
レス３８〜３ｎは、ジャンパー線、ＤＩＰスイッチ、Ｆ
ＲＯＭ等により設定されて記憶されるが、人手により設
定される場合、システム全体の初期設定時や新たにイン
タフェース回路を追加する場合に、複数個のインタフェ
ース回路にたいして同一の識別アドレスが設定されると
いうような設定ミスが発生する可能性がある。
、通常、各インタフェース回路固有であるべき識別アド
レス３８〜３ｎは、ジャンパー線、ＤＩＰスイッチ、Ｆ
ＲＯＭ等により設定されて記憶されるが、人手により設
定される場合、システム全体の初期設定時や新たにイン
タフェース回路を追加する場合に、複数個のインタフェ
ース回路にたいして同一の識別アドレスが設定されると
いうような設定ミスが発生する可能性がある。
複数のインタフェース回路に同一の識別アドレスが設定
されていると、その識別アドレスを持つインタフェース
回路にたいしてデータ等が送信されてきた場合、正しく
識別アドレスが設定されているインタフェース回路と、
誤って識別アドレスが設定されているインタフェース回
路の双方がデータを取シ込み、応答を共通の信号バスに
送勺だす場合があるため、たんに１誤って識別アドレス
が設定されているインタフェース回路に接続されている
各機器が誤動作するのみにとどまらず、正しく識別アド
レスが設定されているインタフェース回路の動作を妨害
し、最悪の場合は、自身および他のインタフェース回路
の破壊をひきおこすことすらあるという重大な欠点があ
る。
されていると、その識別アドレスを持つインタフェース
回路にたいしてデータ等が送信されてきた場合、正しく
識別アドレスが設定されているインタフェース回路と、
誤って識別アドレスが設定されているインタフェース回
路の双方がデータを取シ込み、応答を共通の信号バスに
送勺だす場合があるため、たんに１誤って識別アドレス
が設定されているインタフェース回路に接続されている
各機器が誤動作するのみにとどまらず、正しく識別アド
レスが設定されているインタフェース回路の動作を妨害
し、最悪の場合は、自身および他のインタフェース回路
の破壊をひきおこすことすらあるという重大な欠点があ
る。
本発明のインタフェース回路は、共通の信号バスに複数
個接続されて各々固有の識別アドレスが割υ合てられる
インタフェース回路において、該インタフェース回路が
前記共通の信号バスに新たに接続される場合、新たに接
続されようとするインタフェース回路固有の識別アドレ
スが既に他のインタフェース回路に割り当てられ使用さ
れているか否かを判別し、すでに使用されている場合は
、前記新たに接続されようとするインタフェース回路の
前記共通の信号バスへの接続を行わないようにする手段
を有している。
個接続されて各々固有の識別アドレスが割υ合てられる
インタフェース回路において、該インタフェース回路が
前記共通の信号バスに新たに接続される場合、新たに接
続されようとするインタフェース回路固有の識別アドレ
スが既に他のインタフェース回路に割り当てられ使用さ
れているか否かを判別し、すでに使用されている場合は
、前記新たに接続されようとするインタフェース回路の
前記共通の信号バスへの接続を行わないようにする手段
を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するためのブロッ
ク図である。図において、インタフェース回路２３〜２
ｎは、共通の信号バ、ス１に接続されて使用される。以
下、共通の信号バス１にインタフェース回路２ｂ〜２ｎ
がすでに接続されておシ、インタフェース回路２ａが新
たに接続される場合を例として説明する。
ク図である。図において、インタフェース回路２３〜２
ｎは、共通の信号バ、ス１に接続されて使用される。以
下、共通の信号バス１にインタフェース回路２ｂ〜２ｎ
がすでに接続されておシ、インタフェース回路２ａが新
たに接続される場合を例として説明する。
インタフェース回路２ａは、本来のインタフェース本体
４ａと共通の信号バス１との間に接続回路５ａを有する
。接続回路５ａは、制御回路７ａの指示によりインタフ
ェース回路本体４ａと共通の信号バス１との接続、切ｂ
ｅしをおこなう。接続回路５ａは、例えばリレーによる
切替えのようなメカニカルな接続回路で実現できるし、
また、ドライバとレシーバをインヒビット、マスク信号
で制御するような電気的な接続回路でも実現できる。イ
ンタフェース回路２ａが共通の信号バス１に接続されよ
うとする場合、接続回路５ａはあらかじめ切り離し状態
になっている。制御回路７ａは、インタフェース回路２
ａを共通の信号バス１に接続しようとする場合、あらか
じめ設定された条件、例えば電源投入によるイニシャラ
イズ信号や、人手による指示等により、識別アドレス抽
出回路６ａに共通の信号バス１上の信号に含まれる識別
アドレスの抽出を指示する。この抽出作業は、あらかじ
め設定された一定時間、または、人手による終了指示が
あるまで継続される。この抽出作業中、共通の信号バス
１に接続されている他のインタフェース回路２ｂ〜２ｎ
およびもし共通の制御回路が存在するならばそれも含め
て通常どうシ動作させておく。
４ａと共通の信号バス１との間に接続回路５ａを有する
。接続回路５ａは、制御回路７ａの指示によりインタフ
ェース回路本体４ａと共通の信号バス１との接続、切ｂ
ｅしをおこなう。接続回路５ａは、例えばリレーによる
切替えのようなメカニカルな接続回路で実現できるし、
また、ドライバとレシーバをインヒビット、マスク信号
で制御するような電気的な接続回路でも実現できる。イ
ンタフェース回路２ａが共通の信号バス１に接続されよ
うとする場合、接続回路５ａはあらかじめ切り離し状態
になっている。制御回路７ａは、インタフェース回路２
ａを共通の信号バス１に接続しようとする場合、あらか
じめ設定された条件、例えば電源投入によるイニシャラ
イズ信号や、人手による指示等により、識別アドレス抽
出回路６ａに共通の信号バス１上の信号に含まれる識別
アドレスの抽出を指示する。この抽出作業は、あらかじ
め設定された一定時間、または、人手による終了指示が
あるまで継続される。この抽出作業中、共通の信号バス
１に接続されている他のインタフェース回路２ｂ〜２ｎ
およびもし共通の制御回路が存在するならばそれも含め
て通常どうシ動作させておく。
この抽出作業は、インタフェース回路２ａの識別アドレ
ス３ａと同一の識別アドレスが、既Ｋ。
ス３ａと同一の識別アドレスが、既Ｋ。
他のインク７工−ス回路２ｂ〜２ｎで設定、使用されて
いる場合に、抽出された識別アドレスのなかに同一識別
アドレスが含まれるのに充分な時間継続される。制御回
路７ａは、同−識別アドレス使用を認識した場合は、識
別アドレス３ａの設定が誤っていると判断し、接続回路
５ａによる共通の信号バス１とインタフェース本体４ａ
との接続を行わず、なんらかのアラームを発生する。識
別アドレス３ａと同一の識別アドレスが抽出されなかり
た場合は、識別アドレス３ａの設定が正しいと判断し、
接続回路５ａにより共通の信号バス１とインタフェース
本体４ａとの接続がおこなわれ使用可能となる。
いる場合に、抽出された識別アドレスのなかに同一識別
アドレスが含まれるのに充分な時間継続される。制御回
路７ａは、同−識別アドレス使用を認識した場合は、識
別アドレス３ａの設定が誤っていると判断し、接続回路
５ａによる共通の信号バス１とインタフェース本体４ａ
との接続を行わず、なんらかのアラームを発生する。識
別アドレス３ａと同一の識別アドレスが抽出されなかり
た場合は、識別アドレス３ａの設定が正しいと判断し、
接続回路５ａにより共通の信号バス１とインタフェース
本体４ａとの接続がおこなわれ使用可能となる。
なお、共通の制御回路が存在し、個々のインタフェース
回路２ａ〜２ｎを含め、存在する可能性のあるすべての
インタフェース回路に対し、たとえそのインタフェース
回路が存在していることが未確認の状態であっても、何
等かの問合わせを発生する制御方式の場合、共通の信号
バス１には、インタフェース回路２ａの識別アドレス３
ａが送り出されてくるが、識別アドレス抽出回路６ａは
、このような間合わせモードであることを認識し、間合
わせモード中に抽出した問合わせのための識別アドレス
を比較の対象から除外する。
回路２ａ〜２ｎを含め、存在する可能性のあるすべての
インタフェース回路に対し、たとえそのインタフェース
回路が存在していることが未確認の状態であっても、何
等かの問合わせを発生する制御方式の場合、共通の信号
バス１には、インタフェース回路２ａの識別アドレス３
ａが送り出されてくるが、識別アドレス抽出回路６ａは
、このような間合わせモードであることを認識し、間合
わせモード中に抽出した問合わせのための識別アドレス
を比較の対象から除外する。
次に、本発明の第２の実施例について図面を参照して説
明する。第２図は本発明の第２の実施例を説明するため
のブロック図である。本実施例では、識別アドレス抽出
回路ではなく、間合わせ回路８ａが設けられている。
明する。第２図は本発明の第２の実施例を説明するため
のブロック図である。本実施例では、識別アドレス抽出
回路ではなく、間合わせ回路８ａが設けられている。
間合わせ回路８ａは、制御回路７ａの指示によシ、イン
タフェース回路２ａ自身の識別アドレス３ａを含む問合
わせを共通の信号バスｌに送シ出す。このとき、既に共
通の信号バス１に接続されているインタフェース２ｂ〜
２ｎで、識別アドレス３ａが設定、使用されていると、
そのインタフェースは、自分への間合わせであると判断
し、応答信号を共通の信号バス上に送シ出す。間合わせ
回路８ａは、共通の信号バス上の信号をモニタしている
ことにより、この応答を認識する。該当識別アドレス３
ａが既に使用されていると判断された ・場合は、接続
回路５ａによる共通の信号バス１とインタフェース本体
４ａとの接続を行わず、なんらかのアラームを発生する
。該識別アドレス３ａが他で設定、使用されておらず、
自身の設定が正しいと判断された場合は、接続回路５ａ
によシ共通の信号バス１とインタフェース本体４ａとの
接続が行われ使用可能となる。
タフェース回路２ａ自身の識別アドレス３ａを含む問合
わせを共通の信号バスｌに送シ出す。このとき、既に共
通の信号バス１に接続されているインタフェース２ｂ〜
２ｎで、識別アドレス３ａが設定、使用されていると、
そのインタフェースは、自分への間合わせであると判断
し、応答信号を共通の信号バス上に送シ出す。間合わせ
回路８ａは、共通の信号バス上の信号をモニタしている
ことにより、この応答を認識する。該当識別アドレス３
ａが既に使用されていると判断された ・場合は、接続
回路５ａによる共通の信号バス１とインタフェース本体
４ａとの接続を行わず、なんらかのアラームを発生する
。該識別アドレス３ａが他で設定、使用されておらず、
自身の設定が正しいと判断された場合は、接続回路５ａ
によシ共通の信号バス１とインタフェース本体４ａとの
接続が行われ使用可能となる。
以上説明したように、本発明によれば、共通の信号バス
に接続される複数のインタフェース回路において、個々
のインタフェース回路固有の識別アドレスが、誤って設
定されて複数のインタフェース回路において同一となっ
ている場合でも、インタフェース回路の接続に先立って
識別アドレスのチエツクが行われて誤設定されたインタ
フェース回路の共通バスへの接続が阻止されるので、他
のインタフェース回路を含めての誤動作や破壊等の事故
を未然に防止できるという効果がある。
に接続される複数のインタフェース回路において、個々
のインタフェース回路固有の識別アドレスが、誤って設
定されて複数のインタフェース回路において同一となっ
ている場合でも、インタフェース回路の接続に先立って
識別アドレスのチエツクが行われて誤設定されたインタ
フェース回路の共通バスへの接続が阻止されるので、他
のインタフェース回路を含めての誤動作や破壊等の事故
を未然に防止できるという効果がある。
第１図及び第２図は本発明のインタフェース回路の第１
及び第２の実施例を示すブロック図、第３図は従来のイ
ンタフェース回路の接続状態を示すブロック図である。 １・・・・・・共通の信号バス、２ａ〜２ｎ・・・・・
・インタフェース回路、３ａ〜３ｎ・・・・・・識別ア
ドレス、４ａ〜４ｎ・・・・・・インタフェース本体、
５ａ〜５ｎ・・・・・・接続回路、６ａ〜６ｎ・・・・
・・識別アドレス抽出回路、７ａ〜７ｎ・・・・・・制
御回路、８ａ〜８ｎ・・・・・・間合わせ回路。 代理人 弁理士 内 原 音
及び第２の実施例を示すブロック図、第３図は従来のイ
ンタフェース回路の接続状態を示すブロック図である。 １・・・・・・共通の信号バス、２ａ〜２ｎ・・・・・
・インタフェース回路、３ａ〜３ｎ・・・・・・識別ア
ドレス、４ａ〜４ｎ・・・・・・インタフェース本体、
５ａ〜５ｎ・・・・・・接続回路、６ａ〜６ｎ・・・・
・・識別アドレス抽出回路、７ａ〜７ｎ・・・・・・制
御回路、８ａ〜８ｎ・・・・・・間合わせ回路。 代理人 弁理士 内 原 音
Claims (1)
- 共通の信号バスに複数個接続されて各々固有の識別アド
レスが割り当てられるインタフェース回路において、該
インタフェース回路が前記共通の信号バスに新たに接続
されようとするインタフェース回路固有の識別アドレス
が既に他のインタフェース回路に割り当てられているか
否かを判別し、すでに割り当てられている場合は、前記
新たに接続されようとするインタフェース回路の前記共
通の信号バスへの接続を行わないようにする手段を有す
ることを特徴とするインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030245A JPH01205253A (ja) | 1988-02-10 | 1988-02-10 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030245A JPH01205253A (ja) | 1988-02-10 | 1988-02-10 | インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205253A true JPH01205253A (ja) | 1989-08-17 |
Family
ID=12298322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63030245A Pending JPH01205253A (ja) | 1988-02-10 | 1988-02-10 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205253A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504951A (ja) * | 1972-09-14 | 1975-01-20 | ||
| JPS50129140A (ja) * | 1974-03-30 | 1975-10-13 |
-
1988
- 1988-02-10 JP JP63030245A patent/JPH01205253A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504951A (ja) * | 1972-09-14 | 1975-01-20 | ||
| JPS50129140A (ja) * | 1974-03-30 | 1975-10-13 |
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