JPH01205363A - 直接メモリアクセス状態判定回路 - Google Patents
直接メモリアクセス状態判定回路Info
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- JPH01205363A JPH01205363A JP3132788A JP3132788A JPH01205363A JP H01205363 A JPH01205363 A JP H01205363A JP 3132788 A JP3132788 A JP 3132788A JP 3132788 A JP3132788 A JP 3132788A JP H01205363 A JPH01205363 A JP H01205363A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
直接メモリアクセスモードでデータ転送を行う複数の装
置の記憶装置に対するアクセス状態に応じて、自らの記
憶装置に対するアクセス要求を制御する直接メモリアク
セス状態判定回路に関し、直接メモリアクセス制御装置
の転送能力を最大限利用することを目的とし、 直接メモリアクセスモードにより、記憶装置との間でデ
ータ転送を行う複数の装置を制御する直接メモリアクセ
ス制御装置に接続され、他の装置の直接メモリアクセス
動作に対応して、該直接メモリアクセス制御装置に対す
るデータ転送要求の送出間隔を切替える装置において、
一定時間経過する度に信号を送出するタイミング手段と
、該タイミング手段が送出する一定時間の間、前記複数
の装置が前記直接メモリアクセス制御装置にデータ転送
要求を送出しなかったことを検出する検出手段とを設け
、該検出手段の検出結果に基づき、前記直接メモリアク
セス制御装置に対するデータ転送要求の送出間隔を短く
させる構成とする。
置の記憶装置に対するアクセス状態に応じて、自らの記
憶装置に対するアクセス要求を制御する直接メモリアク
セス状態判定回路に関し、直接メモリアクセス制御装置
の転送能力を最大限利用することを目的とし、 直接メモリアクセスモードにより、記憶装置との間でデ
ータ転送を行う複数の装置を制御する直接メモリアクセ
ス制御装置に接続され、他の装置の直接メモリアクセス
動作に対応して、該直接メモリアクセス制御装置に対す
るデータ転送要求の送出間隔を切替える装置において、
一定時間経過する度に信号を送出するタイミング手段と
、該タイミング手段が送出する一定時間の間、前記複数
の装置が前記直接メモリアクセス制御装置にデータ転送
要求を送出しなかったことを検出する検出手段とを設け
、該検出手段の検出結果に基づき、前記直接メモリアク
セス制御装置に対するデータ転送要求の送出間隔を短く
させる構成とする。
本発明は直接メモリアクセスモードによりデータ転送を
行う複数の装置の記憶装置に対するアクセス状態に応じ
て、自らの記憶装置に対するアクセス要求を制御する直
接メモリアクセス状態判定回路に関する。
行う複数の装置の記憶装置に対するアクセス状態に応じ
て、自らの記憶装置に対するアクセス要求を制御する直
接メモリアクセス状態判定回路に関する。
例えば、直接メモリアクセス（以後ＤＭＡと略す）時に
高速のデータ転送を行うディスク装置を接続する複数の
ディスク制御装置と、記憶装置との間で任意の速度でデ
ータ転送を行うメモリ間転送制御装置と、これらの装置
を接続して動作するＤＭＡ制御装置及びこれら総ての装
置を制御する処理装置で構成されるようなシステムにお
いては、ＤＭＡ制御装置の転送能力を最大限に利用する
ため、メモリ間転送制御装置は状態判定回路を備えてデ
ィスク制御装置のＤＭＡ動作状態を監視し、ディスク制
御装置が動作中であれば、自らのデータ転送要求の送出
間隔を大きくして、低速でデータ転送を行い、ディスク
制御装置が停止していれ、ば、データ転送要求の送出間
隔を小さくして、高速でデータ転送を行う様にしている
。
高速のデータ転送を行うディスク装置を接続する複数の
ディスク制御装置と、記憶装置との間で任意の速度でデ
ータ転送を行うメモリ間転送制御装置と、これらの装置
を接続して動作するＤＭＡ制御装置及びこれら総ての装
置を制御する処理装置で構成されるようなシステムにお
いては、ＤＭＡ制御装置の転送能力を最大限に利用する
ため、メモリ間転送制御装置は状態判定回路を備えてデ
ィスク制御装置のＤＭＡ動作状態を監視し、ディスク制
御装置が動作中であれば、自らのデータ転送要求の送出
間隔を大きくして、低速でデータ転送を行い、ディスク
制御装置が停止していれ、ば、データ転送要求の送出間
隔を小さくして、高速でデータ転送を行う様にしている
。
この場合、常にディスク制御装置の動作状態に対応して
、データ転送要求送出間隔の制御が出来ることが必要で
ある。
、データ転送要求送出間隔の制御が出来ることが必要で
ある。
第４図はシステム構成例を説明するブロック図である。
ＤＭＡ制御装置３は処理装置１の指示に基づき、ディス
ク制御装置５と６を制御して、記憶装置２とディスク装
置７及び８との間で、直接メモリアクセスモードで高速
にデータの転送を行う。
ク制御装置５と６を制御して、記憶装置２とディスク装
置７及び８との間で、直接メモリアクセスモードで高速
にデータの転送を行う。
メモリ間転送制御装置４は記憶装置２のデータを読出し
、この読出したデータを記憶装置２の他の領域に格納す
るため、記憶装置２とデータ転送を行うが、状態判定回
路９と要求発生回路１０を備えており、ディスク制御装
置５及び６が記ｔな装置２とデータ転送を行う状態を監
視して、その状態に対応して自身のデータ転送速度を調
整している。
、この読出したデータを記憶装置２の他の領域に格納す
るため、記憶装置２とデータ転送を行うが、状態判定回
路９と要求発生回路１０を備えており、ディスク制御装
置５及び６が記ｔな装置２とデータ転送を行う状態を監
視して、その状態に対応して自身のデータ転送速度を調
整している。
即ち、状態判定回路９は記憶装置２とディスク制御装置
５及び／又はディスク制御装置６との間でデータ転送が
行われている状態を監視し、ディスク制御装置５及び／
又は６がデータ転送中であれば、要求発生回路１０がデ
ータ転送要求をＤＭＡ制御装置３に送出する時間間隔を
太き（させ、ＤＭＡ制御装置３が記憶装置２との間のバ
スを割当てる時間間隔を長くさせることで、低速で記憶
装置２との間のデータ転送を行わせる。
５及び／又はディスク制御装置６との間でデータ転送が
行われている状態を監視し、ディスク制御装置５及び／
又は６がデータ転送中であれば、要求発生回路１０がデ
ータ転送要求をＤＭＡ制御装置３に送出する時間間隔を
太き（させ、ＤＭＡ制御装置３が記憶装置２との間のバ
スを割当てる時間間隔を長くさせることで、低速で記憶
装置２との間のデータ転送を行わせる。
又、ディスク制御装置５及び／又は６がデータ転送を停
止している時は、要求発生回路１０がデータ転送要求を
ＤＭＡ制御装置３に送出する要求時間間隔を小さくさせ
、高速で記憶装置２との間のデータ転送を行う。
止している時は、要求発生回路１０がデータ転送要求を
ＤＭＡ制御装置３に送出する要求時間間隔を小さくさせ
、高速で記憶装置２との間のデータ転送を行う。
このようにすることで、ＤＭＡ制御装置３のデータ転送
能力を最大限に利用することを可能としている。
能力を最大限に利用することを可能としている。
第５図は従来の技術を説明するブロック図で、第６図は
第５図の動作を説明するタイムチャートである。
第５図の動作を説明するタイムチャートである。
ＤＭＡ制御装置３はディスク制御装置５のＤＭＡ要求信
号ＤＲＱ＠を受信すると、第６図に示す如く、応答信号
ＤＡＣＫ＠を返送する。又、ディスク制御装置６のＤＭ
Ａ要求信号ＤＲＱ■を受信すると、第６図に示す如く、
ディスク制御装置５に対する応答信号ＤＡＣＫ■が神子
した時点で応答信号ＤＡＣＫ■を返送する。
号ＤＲＱ＠を受信すると、第６図に示す如く、応答信号
ＤＡＣＫ＠を返送する。又、ディスク制御装置６のＤＭ
Ａ要求信号ＤＲＱ■を受信すると、第６図に示す如く、
ディスク制御装置５に対する応答信号ＤＡＣＫ■が神子
した時点で応答信号ＤＡＣＫ■を返送する。
ＤＭＡ制御装置３はディスク制御装置５のＤＭＡ要求信
号ＤＲＱ■を受信すると、第６図に示す如（、ＤＭＡ転
送開始信号ＤＳＴＡＴをオンとして“１”をメモリ間転
送制御装置４の状態判定回路９のＡＮＤ回路１３に送出
し、デコーダ１１に動作装置を通知するコード、即ち、
ディスク制御装置５であることを示すＷＣＨを送出する
。
号ＤＲＱ■を受信すると、第６図に示す如（、ＤＭＡ転
送開始信号ＤＳＴＡＴをオンとして“１”をメモリ間転
送制御装置４の状態判定回路９のＡＮＤ回路１３に送出
し、デコーダ１１に動作装置を通知するコード、即ち、
ディスク制御装置５であることを示すＷＣＨを送出する
。
このコードＷＣＨは例えば２ビツトで構成され、“Ｏ”
０”の時ディスク制御装置５であることを示し、デコー
ダ１１はコードＷＣＨをデコードすると、“１”をＯＲ
回路１２を経てＡＮＤ回路１３に送出する。従って、Ａ
ＮＤ回路１３は“１＃をフリップフロップ１５のＪ端子
に送出し、フリップフロップ１５はＤＭＡ制御装置３が
データ転送終了を通知する転送終了通知信号ＴＳＴＯＰ
を送出していない条件でセントされ、Ｑ端子からディス
ク制御装置が動作中であることを示すＢＳＹ信号として
“１″を送出する。
０”の時ディスク制御装置５であることを示し、デコー
ダ１１はコードＷＣＨをデコードすると、“１”をＯＲ
回路１２を経てＡＮＤ回路１３に送出する。従って、Ａ
ＮＤ回路１３は“１＃をフリップフロップ１５のＪ端子
に送出し、フリップフロップ１５はＤＭＡ制御装置３が
データ転送終了を通知する転送終了通知信号ＴＳＴＯＰ
を送出していない条件でセントされ、Ｑ端子からディス
ク制御装置が動作中であることを示すＢＳＹ信号として
“１″を送出する。
又、ＤＭＡ制御装置３はディスク制御装置６のＤＭＡ要
求信号ＤＲＱ■を受信すると、第６図に示す如（、ＤＭ
Ａ転送開始信号ＤＳＴＡＴをメモリ間転送制御装置４の
状態判定回路９のＡＮＤ回路１３に送出し、デコーダ１
１に動作装置を通知するコード、即ち、ディスク制御装
置６であることを示すＷＣＨを送出する。
求信号ＤＲＱ■を受信すると、第６図に示す如（、ＤＭ
Ａ転送開始信号ＤＳＴＡＴをメモリ間転送制御装置４の
状態判定回路９のＡＮＤ回路１３に送出し、デコーダ１
１に動作装置を通知するコード、即ち、ディスク制御装
置６であることを示すＷＣＨを送出する。
このコードＷＣＨは“０″１”の時ディスク制御装置６
であることを示し、デコーダ１１はコードＷＣＨをデコ
ードすると、“１”をＯＲ回路１２を経てＡＮＤ回路１
３に送出する。従って、ＡＮＤ回路１３は“１″をフリ
ップフロップ１５のＪ端子に送出し、フリップフロップ
１５はＤ Ｍ Ａ制御装置３がデータ転送終了を通知す
る転送終了通知信号ＴＳＴＯＰを送出していない条件で
セットされ、Ｑ端子からディスク制御装置が動作中であ
ることを示すＢＳＹ信号として“１”を送出する。
であることを示し、デコーダ１１はコードＷＣＨをデコ
ードすると、“１”をＯＲ回路１２を経てＡＮＤ回路１
３に送出する。従って、ＡＮＤ回路１３は“１″をフリ
ップフロップ１５のＪ端子に送出し、フリップフロップ
１５はＤ Ｍ Ａ制御装置３がデータ転送終了を通知す
る転送終了通知信号ＴＳＴＯＰを送出していない条件で
セットされ、Ｑ端子からディスク制御装置が動作中であ
ることを示すＢＳＹ信号として“１”を送出する。
メモリ間転送制御装置４の要求発生回路１０のマルチプ
レクサ１６は、フリップフロップ１５が“ｌ”を送出す
ると、カウンタ１７にセットする計数値を大きな値に切
替える。カウンタ１７はセットされた計数値をカウント
するとキャリー信号ＴＣをフリップフロップ１８のＪ端
子に送出して、フリップフロップ１８をセントする。
レクサ１６は、フリップフロップ１５が“ｌ”を送出す
ると、カウンタ１７にセットする計数値を大きな値に切
替える。カウンタ１７はセットされた計数値をカウント
するとキャリー信号ＴＣをフリップフロップ１８のＪ端
子に送出して、フリップフロップ１８をセントする。
フリップフロップ１８はセットされるとＤＭＡ要求信号
ＤＲＱ■をＤＭＡ制御装置３に送出し、ＤＭＡ制御装置
３から応答信号ＤＡＣＫ■をに端子に受信するとリセッ
トされ、カウンタ１７が次に送出するキャリー信号ＴＣ
によって又セットされ、ＤＭＡ要求信号ＤＲＱ■をＤＭ
Ａ制御装置３に送出する。
ＤＲＱ■をＤＭＡ制御装置３に送出し、ＤＭＡ制御装置
３から応答信号ＤＡＣＫ■をに端子に受信するとリセッ
トされ、カウンタ１７が次に送出するキャリー信号ＴＣ
によって又セットされ、ＤＭＡ要求信号ＤＲＱ■をＤＭ
Ａ制御装置３に送出する。
このＤＭＡ要求信号ＤＲＱ■の送出間隔は大きな計数値
をセットされたカウンタ１７のキャリー信号ＴＣの送出
間隔となるため、メモリ間転送制御装置４の記憶装置２
に対するデータ転送速度は低速となる。
をセットされたカウンタ１７のキャリー信号ＴＣの送出
間隔となるため、メモリ間転送制御装置４の記憶装置２
に対するデータ転送速度は低速となる。
ここで、例えばディスク制御装置５のデータ転送が完了
する場合、ＤＭＡ制御装置３は第６図に示す如く、最後
のデータ転送を行う時ＤＭＡ転送開始信号ＤＳＴＡＴと
、動作装置を通知するコードＷＣＨを送出した後、状態
判定回路９のＡＮＤ回路１４と、ディスク制御装置５及
び６に、応答信号ＤＡＣＫ■と同時に転送終了を通知す
る転送終了通知信号ＴＳＴＯＰを送出する。
する場合、ＤＭＡ制御装置３は第６図に示す如く、最後
のデータ転送を行う時ＤＭＡ転送開始信号ＤＳＴＡＴと
、動作装置を通知するコードＷＣＨを送出した後、状態
判定回路９のＡＮＤ回路１４と、ディスク制御装置５及
び６に、応答信号ＤＡＣＫ■と同時に転送終了を通知す
る転送終了通知信号ＴＳＴＯＰを送出する。
ＡＮＤ回路１４はデコーダ１１がＯＲ回路１２を経て“
１”を送出しており、フリップフロップ１５も“１”を
送出しているため、′１”をフリップフロップ１５のに
端子に送出する。従って、フリップフロップ１５はＪ端
子とに端子が共に“１”となるため、クロックが入力す
るとＱ端子から“０”を送出する。
１”を送出しており、フリップフロップ１５も“１”を
送出しているため、′１”をフリップフロップ１５のに
端子に送出する。従って、フリップフロップ１５はＪ端
子とに端子が共に“１”となるため、クロックが入力す
るとＱ端子から“０”を送出する。
マルチプレクサ１６は“Ｏ”が人力すると、カウンタ１
７にセットする計数値を小さな値に切替える。従って、
カウンタ１７は第６図Ｔに示す如く、セットされた小さ
な計数値をカウントすると、キャリー信号ＴＣをフリッ
プフロップ１８のＪ端子に送出し、フリップフロップ１
８をセットする。
７にセットする計数値を小さな値に切替える。従って、
カウンタ１７は第６図Ｔに示す如く、セットされた小さ
な計数値をカウントすると、キャリー信号ＴＣをフリッ
プフロップ１８のＪ端子に送出し、フリップフロップ１
８をセットする。
フリップフロップ１８はセットされると第６図に示す如
（、ＤＭＡ要求信号ＤＲＱ■をＤＭＡ制御装置３に送出
し、ＤＭＡ制御装置３から応答信号ＤＡＣＫ■をに端子
に受信するとリセットされ、カウンタ１７が次に送出す
るキャリー信号ＴＣによって又セットされ、ＤＭＡ要求
信号ＤＲＱ■をＤＭＡ制御装置３に送出する。
（、ＤＭＡ要求信号ＤＲＱ■をＤＭＡ制御装置３に送出
し、ＤＭＡ制御装置３から応答信号ＤＡＣＫ■をに端子
に受信するとリセットされ、カウンタ１７が次に送出す
るキャリー信号ＴＣによって又セットされ、ＤＭＡ要求
信号ＤＲＱ■をＤＭＡ制御装置３に送出する。
このＤＭＡ要求信号ＤＲＱ■の送出間隔は小さな計数値
をセントされたカウンタ１７のキャリー信号ＴＣの送出
間隔となるため、メモリ間転送制御装置４の記憶装置２
に対するデータ転送速度は高速となる。
をセントされたカウンタ１７のキャリー信号ＴＣの送出
間隔となるため、メモリ間転送制御装置４の記憶装置２
に対するデータ転送速度は高速となる。
上記の方法では、ディスク制御装置５又は６のデータ転
送終了をＤＭＡ制御装置３が送出する転送終了通知信号
ＴＳＴＯＰがオンとなった時しか検出することが出来な
い。この転送終了通知信号Ｔ Ｓ Ｔ ＯＰがオンとな
る条件は、ＤＭＡ制御装置３に第４図に示す処理装置１
から、予めディスク制御装置５又は６が転送するデータ
の転送量が指示されており、この転送量を越えた時か、
処理装置１からＤＭＡ制御装置３に対し、ＤＭＡ転送中
に停止指示がなされた時のみである。
送終了をＤＭＡ制御装置３が送出する転送終了通知信号
ＴＳＴＯＰがオンとなった時しか検出することが出来な
い。この転送終了通知信号Ｔ Ｓ Ｔ ＯＰがオンとな
る条件は、ＤＭＡ制御装置３に第４図に示す処理装置１
から、予めディスク制御装置５又は６が転送するデータ
の転送量が指示されており、この転送量を越えた時か、
処理装置１からＤＭＡ制御装置３に対し、ＤＭＡ転送中
に停止指示がなされた時のみである。
ＤＭＡ転送が終了するのは、上記条件の他にディスク制
御装置５又は６で転送すべきデータが無くなったことを
検出した場合や、データ転送中にディスク制御装置５又
は６が、異常を検出した場合である。このような状態を
ディスク制御装置５や６が検出すると、処理装置ｌに対
して割込み信号を送出することで通知している。
御装置５又は６で転送すべきデータが無くなったことを
検出した場合や、データ転送中にディスク制御装置５又
は６が、異常を検出した場合である。このような状態を
ディスク制御装置５や６が検出すると、処理装置ｌに対
して割込み信号を送出することで通知している。
ＤＭＡ制御装置３は、ディスク制御装置５又は６から処
理装置１に対する割込み信号で、データ転送が中止され
ても、この状態を検出して転送終了通知信号ＴＳＴＯＰ
をオンとはしないため、メモリ間転送制御装置４の状態
判定回路９は、処理装置１に対する割込みによるディス
ク制御装置５又は６のデータ転送終了を検知出来ず、メ
モリ間転送制御装置４自身のデータ転送速度は低速のま
まとなって、ＤＭＡ制御装置３の転送能力を最大限に利
用することが出来ないという問題がある。
理装置１に対する割込み信号で、データ転送が中止され
ても、この状態を検出して転送終了通知信号ＴＳＴＯＰ
をオンとはしないため、メモリ間転送制御装置４の状態
判定回路９は、処理装置１に対する割込みによるディス
ク制御装置５又は６のデータ転送終了を検知出来ず、メ
モリ間転送制御装置４自身のデータ転送速度は低速のま
まとなって、ＤＭＡ制御装置３の転送能力を最大限に利
用することが出来ないという問題がある。
本発明はこのような問題点に鑑み、処理装置１に対する
割込みによるディスク制御装置５又は６のデータ転送終
了を推測する手段を設け、フリップフロップ１５が送出
するＢＳＹ信号をオフとすることで、ディスク制御装置
５又は６のデータ転送が完了したとみなす様にして、Ｄ
ＭＡ制御装置３の転送能力を最大限利用することを目的
としている。
割込みによるディスク制御装置５又は６のデータ転送終
了を推測する手段を設け、フリップフロップ１５が送出
するＢＳＹ信号をオフとすることで、ディスク制御装置
５又は６のデータ転送が完了したとみなす様にして、Ｄ
ＭＡ制御装置３の転送能力を最大限利用することを目的
としている。
第１図は本発明の原理ブロック図である。
ＤＭＡ制御装置３はディスク制御装置５と６を制御して
、記憶装置２と第４図に示すディスク装置７及び８との
間で、直接メモリアクセスモードで高速にデータの転送
を行う。
、記憶装置２と第４図に示すディスク装置７及び８との
間で、直接メモリアクセスモードで高速にデータの転送
を行う。
メモリ間転送制御装置１９は第４図で説明した如（、状
態判定回路９と要求発生回路１ｏを備えており、ディス
ク制御装置５及び６が記憶装置２とデータ転送を行う状
態を監視して、その状態に対応して自身のデータ転送速
度を調整している。
態判定回路９と要求発生回路１ｏを備えており、ディス
ク制御装置５及び６が記憶装置２とデータ転送を行う状
態を監視して、その状態に対応して自身のデータ転送速
度を調整している。
状態判定回路９は第６図に示すＤＭＡ転送開始信号ＤＳ
ＴＡＴが入力すると、検出手段２７に転送開始信号が入
力したことを記憶させる。
ＴＡＴが入力すると、検出手段２７に転送開始信号が入
力したことを記憶させる。
タイミング手段２６は一定時間経過する毎τこ、検出手
段２７にインターバル信号を送出し、検出手段２７はこ
のインターバル信号を受信すると、前記の転送開始信号
が人力した記憶を消去する。
段２７にインターバル信号を送出し、検出手段２７はこ
のインターバル信号を受信すると、前記の転送開始信号
が人力した記憶を消去する。
タイミング手段２６が次のインターバル信号を送出した
時、検出手段２７は状態判定回路９により、再び転送開
始信号が入力したことを記憶させられていない場合、状
態判定回路９が記憶している転送開始信号の記憶を消去
させる。即ち、第６図に示すＢＳＹ信号をオフとさせる
。
時、検出手段２７は状態判定回路９により、再び転送開
始信号が入力したことを記憶させられていない場合、状
態判定回路９が記憶している転送開始信号の記憶を消去
させる。即ち、第６図に示すＢＳＹ信号をオフとさせる
。
従って、要求発生回路１０がＤＭＡ制御装置３に送出す
るデータ転送要求の送出間隔を小さくさせ、高速でデー
タ転送を行わせる。
るデータ転送要求の送出間隔を小さくさせ、高速でデー
タ転送を行わせる。
〔作用］
上記の如く構成することにより、検出手段２７はＤＭＡ
転送開始信号ＤＳＴＡＴ信号と、動作装置を通知するコ
ードＷＣＨを受付けていないことを、タイミング手段２
６が送出する一定時間が経過した時検知し、ディスク制
御装置５か６が転送すべきデータが無くなったか、異常
を検出してデータ転送を停止したことを認識することが
出来るため、状態判定回路９の転送開始信号の記憶を消
去させることが可能となる。
転送開始信号ＤＳＴＡＴ信号と、動作装置を通知するコ
ードＷＣＨを受付けていないことを、タイミング手段２
６が送出する一定時間が経過した時検知し、ディスク制
御装置５か６が転送すべきデータが無くなったか、異常
を検出してデータ転送を停止したことを認識することが
出来るため、状態判定回路９の転送開始信号の記憶を消
去させることが可能となる。
従って、要求発生回路１０がＤ Ｍ Ａ ＩＪ御装置３
に送出するデータ転送要求の送出間隔を小さくさせ、メ
モリ間転送制御装置１９に高速でデータ転送を行わせる
ことで、ＤＭＡ制御装置３のデータ転送能力を最大限に
利用することが出来る。
に送出するデータ転送要求の送出間隔を小さくさせ、メ
モリ間転送制御装置１９に高速でデータ転送を行わせる
ことで、ＤＭＡ制御装置３のデータ転送能力を最大限に
利用することが出来る。
第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明するタイムチャートである
。
第３図は第２図の動作を説明するタイムチャートである
。
第２図において第５図と同一符号は同一機能のものを示
す。ＤＭＡ制御装置３はディスク制御装置５のＤＭＡ要
求信号ＤＲＱ＠を受信すると、第３図に示す如＜、゛応
答信号ＤＡＣＫ＠を返送すると共に、ＤＭＡ転送開始信
号ＤＳＴＡＴをメモリ間転送制御装置１９のＡＮＤ回路
１３に送出し、デコーダ１１に動作装置がディスク制御
装置５であることを示すコードＷＣＨを送出する。
す。ＤＭＡ制御装置３はディスク制御装置５のＤＭＡ要
求信号ＤＲＱ＠を受信すると、第３図に示す如＜、゛応
答信号ＤＡＣＫ＠を返送すると共に、ＤＭＡ転送開始信
号ＤＳＴＡＴをメモリ間転送制御装置１９のＡＮＤ回路
１３に送出し、デコーダ１１に動作装置がディスク制御
装置５であることを示すコードＷＣＨを送出する。
デコーダ１１はコードＷＣＨをデコードしてＯＲ回路１
２を経て“１”を送出するため、ＡＮＤ回路１３は“１
ｍをフリップフロップ１５とフリップフロップ２５のＪ
端子に送出し、第３図に示す如く、フリップフロップ１
５はＤＭＡ制御装置３が転送終了通知信号ＴＳＴＯＰを
送出していない条件でセットされ、Ｑ端子からＢＳＹ信
号として“１”を送出する。同時にフリップフロップ２
５もセットされて、第３図に示す如く、タイマ有効信号
ＴＤＶＡＬをオンとして１″を送出する。
２を経て“１”を送出するため、ＡＮＤ回路１３は“１
ｍをフリップフロップ１５とフリップフロップ２５のＪ
端子に送出し、第３図に示す如く、フリップフロップ１
５はＤＭＡ制御装置３が転送終了通知信号ＴＳＴＯＰを
送出していない条件でセットされ、Ｑ端子からＢＳＹ信
号として“１”を送出する。同時にフリップフロップ２
５もセットされて、第３図に示す如く、タイマ有効信号
ＴＤＶＡＬをオンとして１″を送出する。
インターバルタイマ２１は第３図に示す如く、一定時間
毎にインターバル信号ＴＩＮＴをオンとして“１”を送
出する。従って、ＡＮＤ回路２２はインターバル信号Ｔ
ＩＮＴと、タイマ有効信号ＴＤＶＡＬとが共にオンとな
ったことで、“ビをフリップフロップ２５のに端子に送
出し、フリップフロップ２５はリセフトされて第３図に
示す如く、タイマ有効信号ＴＤＶＡＬをオフとして“０
″を送出する。
毎にインターバル信号ＴＩＮＴをオンとして“１”を送
出する。従って、ＡＮＤ回路２２はインターバル信号Ｔ
ＩＮＴと、タイマ有効信号ＴＤＶＡＬとが共にオンとな
ったことで、“ビをフリップフロップ２５のに端子に送
出し、フリップフロップ２５はリセフトされて第３図に
示す如く、タイマ有効信号ＴＤＶＡＬをオフとして“０
″を送出する。
例えば、ディスク制御装置６が異常を検出したか、転送
すべきデータが終了して、第３図に示す如（、ＤＭＡ制
御装置３に対するＤＭＡ要求信号ＤＲＱ■を送出しない
場合、ＤＭＡ制御装置３はＤＭＡ転送開始信号ＤＳＴＡ
ＴとコードＷ ＣＩ−１を送出しないため、フリップフ
ロップ２５のＪ端子には、ＡＮＤ回路１３から“１”が
入力せず、タイマ有効信号Ｔ Ｄ Ｖ Ａ Ｌはオフと
なったままである。
すべきデータが終了して、第３図に示す如（、ＤＭＡ制
御装置３に対するＤＭＡ要求信号ＤＲＱ■を送出しない
場合、ＤＭＡ制御装置３はＤＭＡ転送開始信号ＤＳＴＡ
ＴとコードＷ ＣＩ−１を送出しないため、フリップフ
ロップ２５のＪ端子には、ＡＮＤ回路１３から“１”が
入力せず、タイマ有効信号Ｔ Ｄ Ｖ Ａ Ｌはオフと
なったままである。
ＮＯＴ回路２３は“１″をＡＮＤ回路２４に送出してお
り、インターバルタイマ２１が次のインターバル信号Ｔ
ＩＮＴをオンとして“１”を送出すると、第３図に示す
如く、ＡＮＤ回路２４は“ドをＯＲ回路２０を経てフリ
ップフロップ１５のに端子に送出するため、フリップフ
ロップ１５は第３図に示す如く、ＢＳＹ信号をオフとし
て“０”をマルチプレクサ１６に送出する。第５図で説
明した如く、マルチプレクサ１６はＢＳＹ信号が“１”
の時カウンタ１７に大きな計数値をセットし、ＢＳＹ信
号が“０”の時カウンタ１７に小さな計数値をセントす
る。
り、インターバルタイマ２１が次のインターバル信号Ｔ
ＩＮＴをオンとして“１”を送出すると、第３図に示す
如く、ＡＮＤ回路２４は“ドをＯＲ回路２０を経てフリ
ップフロップ１５のに端子に送出するため、フリップフ
ロップ１５は第３図に示す如く、ＢＳＹ信号をオフとし
て“０”をマルチプレクサ１６に送出する。第５図で説
明した如く、マルチプレクサ１６はＢＳＹ信号が“１”
の時カウンタ１７に大きな計数値をセットし、ＢＳＹ信
号が“０”の時カウンタ１７に小さな計数値をセントす
る。
従って、第５図で説明した如く、メモリ間転送制御装置
１９はディスク制御装置５がデータ転送中は、第３図に
示す如く低速でデータ転送を行い、インターバルタイマ
２１が送出する一回のインターバル間隔以内に、次のＤ
ＭＡ要求がＤＭＡ制御装置３に入力しない時は、高速で
データ転送を行う。
１９はディスク制御装置５がデータ転送中は、第３図に
示す如く低速でデータ転送を行い、インターバルタイマ
２１が送出する一回のインターバル間隔以内に、次のＤ
ＭＡ要求がＤＭＡ制御装置３に入力しない時は、高速で
データ転送を行う。
ここで、例えばディスク制御装置６が第３図に示す如く
、ＤＭＡ要求ＤＲＱ■をＤ Ｍ Ａ １ｉｌＪ御装置３
に送出した時は、前記同様にして、メモリ間転送制御装
置１９はデータ転送速度を再び低速とする。
、ＤＭＡ要求ＤＲＱ■をＤ Ｍ Ａ １ｉｌＪ御装置３
に送出した時は、前記同様にして、メモリ間転送制御装
置１９はデータ転送速度を再び低速とする。
本実施例は二つのディスク制御装置５．６に対し、一つ
の状態判別回路９と直接メモリアクセス状態判定回路を
示したが、ディスク制御装置毎に設けても良いことは勿
論である。
の状態判別回路９と直接メモリアクセス状態判定回路を
示したが、ディスク制御装置毎に設けても良いことは勿
論である。
以上説明した如く、本発明はディスク制御装置のデータ
転送状態を的確に把握し、ＤＭＡ制御装置の転送能力を
常に最大限に利用することが出来る。
転送状態を的確に把握し、ＤＭＡ制御装置の転送能力を
常に最大限に利用することが出来る。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す回路のブロック図、
第３図は第２図の動作を説明するタイムチャート、第４
図はシステム構成例を説明するブロック図、第５図は従
来の技術を説明するブロック図、第６図は第５図の動作
を説明するタイムチャートである。 図において、 １は処理装置、 ２は記憶装置、３はＤＭＡ制
御装置、 ４．１９はメモリ間転送制御装置、 ５．６はディスク制御装置、７．８はディスク装置、９
は状態判定回路、 １０は要求発生回路、１１はデ
コーダ、 １２．２０はＯＲ回路、１３、１４
，２２．２４はＡＮＤ回路、１５．１８．２５はフリッ
プフロップ、】６はマルチプレクサ、 １７はカウン
タ、２１はインターバルタイマ、２３はＮＯＴ回路、２
６はタイミング手段１．２７は検出手段である。
図はシステム構成例を説明するブロック図、第５図は従
来の技術を説明するブロック図、第６図は第５図の動作
を説明するタイムチャートである。 図において、 １は処理装置、 ２は記憶装置、３はＤＭＡ制
御装置、 ４．１９はメモリ間転送制御装置、 ５．６はディスク制御装置、７．８はディスク装置、９
は状態判定回路、 １０は要求発生回路、１１はデ
コーダ、 １２．２０はＯＲ回路、１３、１４
，２２．２４はＡＮＤ回路、１５．１８．２５はフリッ
プフロップ、】６はマルチプレクサ、 １７はカウン
タ、２１はインターバルタイマ、２３はＮＯＴ回路、２
６はタイミング手段１．２７は検出手段である。
Claims (1)
- 【特許請求の範囲】 直接メモリアクセスモードにより、記憶装置（２）との
間でデータ転送を行う複数の装置（５）（６）を制御す
る直接メモリアクセス制御装置（３）に接続され、他の
装置の直接メモリアクセス動作に対応して、該直接メモ
リアクセス制御装置（３）に対するデータ転送要求の送
出間隔を切替える装置（１９）において、一定時間経過
する度に信号を送出するタイミング手段（２６）と、 該タイミング手段（２６）が送出する一定時間の間、前
記複数の装置（５）（６）が前記直接メモリアクセス制
御装置（３）にデータ転送要求を送出しなかったことを
検出する検出手段（２７）とを設け、 該検出手段（２７）の検出結果に基づき、前記直接メモ
リアクセス制御装置（３）に対するデータ転送要求の送
出間隔を短くさせることを特徴とする直接メモリアクセ
ス状態判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031327A JP2533152B2 (ja) | 1988-02-12 | 1988-02-12 | 直接メモリアクセス状態判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031327A JP2533152B2 (ja) | 1988-02-12 | 1988-02-12 | 直接メモリアクセス状態判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205363A true JPH01205363A (ja) | 1989-08-17 |
| JP2533152B2 JP2533152B2 (ja) | 1996-09-11 |
Family
ID=12328169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031327A Expired - Fee Related JP2533152B2 (ja) | 1988-02-12 | 1988-02-12 | 直接メモリアクセス状態判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533152B2 (ja) |
-
1988
- 1988-02-12 JP JP63031327A patent/JP2533152B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2533152B2 (ja) | 1996-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |