JPH0120549B2 - - Google Patents
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- Publication number
- JPH0120549B2 JPH0120549B2 JP56041525A JP4152581A JPH0120549B2 JP H0120549 B2 JPH0120549 B2 JP H0120549B2 JP 56041525 A JP56041525 A JP 56041525A JP 4152581 A JP4152581 A JP 4152581A JP H0120549 B2 JPH0120549 B2 JP H0120549B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- field
- guard
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は高耐圧プレーナートランジスタの改良
に関する。従来の高耐圧プレーナートランジスタ
を第１図に示す。１はN+型のコレクタコンタク
ト領域、２はＮ型のコレクタ領域、３はＰ型のベ
ース領域、４はN+型のエミツタ領域、５はシリ
コン酸化膜であり、６はベース領域３を囲むＰ型
のガード領域、７はN+型のアニユラー領域、８
はコレクタ電極、９はベース電極、１０はエミツ
タ電極、１１はアニユラー領域７にオーミツク接
触し内側に拡がるシールド電極である。
に関する。従来の高耐圧プレーナートランジスタ
を第１図に示す。１はN+型のコレクタコンタク
ト領域、２はＮ型のコレクタ領域、３はＰ型のベ
ース領域、４はN+型のエミツタ領域、５はシリ
コン酸化膜であり、６はベース領域３を囲むＰ型
のガード領域、７はN+型のアニユラー領域、８
はコレクタ電極、９はベース電極、１０はエミツ
タ電極、１１はアニユラー領域７にオーミツク接
触し内側に拡がるシールド電極である。
斯るプレーナートランジスタではガード領域６
によりコレクタ接合が逆バイアスされたときに空
乏層が拡がり易いので高耐圧を得ることは良く知
られている。しかしながら斯るプレーナートラン
ジスタでも特に外側のガード領域６での空乏層が
十分に拡がらない場合があり表面電界降伏により
十分に高耐圧を得られないときがある。
によりコレクタ接合が逆バイアスされたときに空
乏層が拡がり易いので高耐圧を得ることは良く知
られている。しかしながら斯るプレーナートラン
ジスタでも特に外側のガード領域６での空乏層が
十分に拡がらない場合があり表面電界降伏により
十分に高耐圧を得られないときがある。
本発明は斯点に鑑みてなされ、従来の欠点を完
全に除去した高耐圧プレーナートランジスタを提
供するものであり、以下に第２図乃至第４図を参
照して本発明の一実施例を詳述する。
全に除去した高耐圧プレーナートランジスタを提
供するものであり、以下に第２図乃至第４図を参
照して本発明の一実施例を詳述する。
本発明に依る高耐圧プレーナートランジスタは
第２図の如く、N+型のコレクタコンタクト領域
２０、Ｎ型エピタキシヤル層より成るコレクタ領
域２１、Ｐ型のベース領域２２、N+型のエミツ
タ領域２３、ベース領域２２を囲みベース領域２
２から一定の間隔で離間された複数本のＰ型ガー
ド領域２４、コレクタ領域２１端部に設けられた
N+型のアニユラー領域２５、夫々の領域にオー
ミツク接触したコレクタ電極２６ベース電極２７
およびエミツタ電極２８、ガード領域２４にオー
ミツク接触しコレクタ領域２１上のシリコン酸化
膜２９をベース領域２２の反対側に延在させたフ
イールド電極３０、アニユラー領域２５にオーミ
ツク接触し酸化膜２９上を内側に延在させたシー
ルド電極３１、少くともフイールド電極３０を被
覆する付着絶縁膜３２より構成される。
第２図の如く、N+型のコレクタコンタクト領域
２０、Ｎ型エピタキシヤル層より成るコレクタ領
域２１、Ｐ型のベース領域２２、N+型のエミツ
タ領域２３、ベース領域２２を囲みベース領域２
２から一定の間隔で離間された複数本のＰ型ガー
ド領域２４、コレクタ領域２１端部に設けられた
N+型のアニユラー領域２５、夫々の領域にオー
ミツク接触したコレクタ電極２６ベース電極２７
およびエミツタ電極２８、ガード領域２４にオー
ミツク接触しコレクタ領域２１上のシリコン酸化
膜２９をベース領域２２の反対側に延在させたフ
イールド電極３０、アニユラー領域２５にオーミ
ツク接触し酸化膜２９上を内側に延在させたシー
ルド電極３１、少くともフイールド電極３０を被
覆する付着絶縁膜３２より構成される。
本発明の特徴はフイールド電極３０と付着絶縁
膜３２にある。即ち夫々のガード領域２４，２４
にオーミツク接触したフイールド電極３０，３０
はベース領域２２と反対側に夫々のガード領域２
４，２４のPN接合を越えて酸化膜２９上に延在
させ、斯る隣接したフイールド電極３０，３０を
絶縁するためにプラズマCVD法で形成したシリ
コン窒化膜の付着絶縁物３２でフイールド電極３
０，３０および必要であればベース電極２７エミ
ツタ電極２８を被覆する。
膜３２にある。即ち夫々のガード領域２４，２４
にオーミツク接触したフイールド電極３０，３０
はベース領域２２と反対側に夫々のガード領域２
４，２４のPN接合を越えて酸化膜２９上に延在
させ、斯る隣接したフイールド電極３０，３０を
絶縁するためにプラズマCVD法で形成したシリ
コン窒化膜の付着絶縁物３２でフイールド電極３
０，３０および必要であればベース電極２７エミ
ツタ電極２８を被覆する。
第１図および第２図に示す従来および本発明の
トランジスタではベース領域２２と内外のガード
領域２４，２４の間隔を約20μに設定すると、こ
の20μの間隔で約300vの耐圧を確保できる。一方
第４図に示すシリコン酸化膜上に設けた電極の間
隔Ｌと放電電圧Ｖの関係を示すグラフに依れば、
電極を露出した場合特性Ｂとなり、約6000Åのプ
ラズマCVD法によるシリコン窒化膜で電極を被
覆した場合特性Ａとなる。
トランジスタではベース領域２２と内外のガード
領域２４，２４の間隔を約20μに設定すると、こ
の20μの間隔で約300vの耐圧を確保できる。一方
第４図に示すシリコン酸化膜上に設けた電極の間
隔Ｌと放電電圧Ｖの関係を示すグラフに依れば、
電極を露出した場合特性Ｂとなり、約6000Åのプ
ラズマCVD法によるシリコン窒化膜で電極を被
覆した場合特性Ａとなる。
そこで本発明の如くガード領域２４にフイール
ド電極３０を形成すると、フイールド電極３０，
３０の間隔は高々30μ程度しか確保できない。斯
る30μのフイールド電極３０，３０の間隔では第
４図特性Ｂから放電電圧は約240vであり、明ら
かにガード領域２４自体にかかる耐圧より低いの
でフイールド電極３０，３０で放電し従来より耐
圧が低下する結果となる。しかし本発明の特徴と
する付着絶縁膜３２でフイールド電極を被覆する
と第４図特性Ａから放電電圧は約620vに向上で
き、明らかにガード領域２４自体にかかる耐圧以
上になる。この結果フイールド電極３０での放電
は完全に防止でき且つフイールド電極３０により
ガード領域２４のベース領域２２と反対側の端部
で発生し易い表面電界集中を除去して空乏層を拡
がり易くする。
ド電極３０を形成すると、フイールド電極３０，
３０の間隔は高々30μ程度しか確保できない。斯
る30μのフイールド電極３０，３０の間隔では第
４図特性Ｂから放電電圧は約240vであり、明ら
かにガード領域２４自体にかかる耐圧より低いの
でフイールド電極３０，３０で放電し従来より耐
圧が低下する結果となる。しかし本発明の特徴と
する付着絶縁膜３２でフイールド電極を被覆する
と第４図特性Ａから放電電圧は約620vに向上で
き、明らかにガード領域２４自体にかかる耐圧以
上になる。この結果フイールド電極３０での放電
は完全に防止でき且つフイールド電極３０により
ガード領域２４のベース領域２２と反対側の端部
で発生し易い表面電界集中を除去して空乏層を拡
がり易くする。
斯る本発明の構造に依れば、第３図に示す耐圧
特性（VCBO―IC）から明らかな様に従来の構造で
発生していた表面電界降伏による点線で示す傾斜
部分を有するブレークダウン特性が、実線で示す
如く理想的なブレークダウン特性に改善される。
この結果3.6mm角のチツプサイズで第１図の従来
構造ではVCBOが900v以上のチツプの歩留が65％
であつたものが、本発明の構造では85％以上に向
上できた。
特性（VCBO―IC）から明らかな様に従来の構造で
発生していた表面電界降伏による点線で示す傾斜
部分を有するブレークダウン特性が、実線で示す
如く理想的なブレークダウン特性に改善される。
この結果3.6mm角のチツプサイズで第１図の従来
構造ではVCBOが900v以上のチツプの歩留が65％
であつたものが、本発明の構造では85％以上に向
上できた。
以上詳述した様に本発明に依れば付着絶縁膜３
２を設けることによつてフイールド電極３０，３
０間の放電電圧を大巾に向上させることによつて
従来では配置できなかつたフイールド電極３０，
３０の配置を実現し、表面電界降伏による耐圧不
良を大巾に改善する有益なものである。
２を設けることによつてフイールド電極３０，３
０間の放電電圧を大巾に向上させることによつて
従来では配置できなかつたフイールド電極３０，
３０の配置を実現し、表面電界降伏による耐圧不
良を大巾に改善する有益なものである。
また斯る付着絶縁膜３２はトランジスタの表面
保護膜としても機能し、更には多層配線の絶縁膜
としても利用できる。
保護膜としても機能し、更には多層配線の絶縁膜
としても利用できる。
第１図は従来例を説明する断面図、第２図は本
発明を説明する断面図、第３図は本発明による高
耐圧プレーナートランジスタの耐圧特性を説明す
る特性図、第４図はシリコン酸化膜上に設けられ
た電極の間隔と放電電圧の特性を説明する特性図
である。 主な図番の説明 ２１はコレクタ領域、２２は
ベース領域、２３はエミツタ領域、２４はガード
領域、２９は酸化膜、３０はフイールド電極、３
２は付着絶縁膜である。
発明を説明する断面図、第３図は本発明による高
耐圧プレーナートランジスタの耐圧特性を説明す
る特性図、第４図はシリコン酸化膜上に設けられ
た電極の間隔と放電電圧の特性を説明する特性図
である。 主な図番の説明 ２１はコレクタ領域、２２は
ベース領域、２３はエミツタ領域、２４はガード
領域、２９は酸化膜、３０はフイールド電極、３
２は付着絶縁膜である。
Claims (1)
- 【特許請求の範囲】 １ コレクタ領域、ベース領域およびエミツタ領
域を備え該ベース領域を囲み前記コレクタ領域に
複数本のガード領域、該ガード領域を囲み前記コ
レクタ領域にアニユラ領域、該アニユラ領域にオ
ーミツク接触し且つ前記ベース領域の方向へ絶縁
膜上を延在されたシールド電極を設けた高耐圧プ
レーナートランジスタに於いて、 前記ガード領域に夫々オーミツク接触し且つ前
記ベース領域と反対側に前記ガード領域のPN接
合を越えて絶縁膜上を延在されたフイールド電極
を設け、前記フイールド電極を前記フイールド電
極間及び前記フイールド電極と前記シールド電極
との間の放電を防止するプラズマCVDによるシ
リコン窒化膜で覆い、且つ前記シリコン窒化膜は
前記フイールド電極間及び前記フイールド電極と
前記シールド電極との間の前記絶縁膜上をも覆う
ことを特徴とした高耐圧プレーナートランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56041525A JPS57155773A (en) | 1981-03-20 | 1981-03-20 | High pressure-resistant planar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56041525A JPS57155773A (en) | 1981-03-20 | 1981-03-20 | High pressure-resistant planar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57155773A JPS57155773A (en) | 1982-09-25 |
| JPH0120549B2 true JPH0120549B2 (ja) | 1989-04-17 |
Family
ID=12610803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56041525A Granted JPS57155773A (en) | 1981-03-20 | 1981-03-20 | High pressure-resistant planar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57155773A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114434A (ja) * | 1981-12-28 | 1983-07-07 | Fujitsu Ltd | 高耐圧半導体装置 |
| JPS60153164A (ja) * | 1984-01-20 | 1985-08-12 | Nec Corp | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760775B2 (ja) * | 1972-11-06 | 1982-12-21 | Hitachi Ltd | |
| JPS5269275A (en) * | 1975-12-08 | 1977-06-08 | Hitachi Ltd | Transistor |
| US4052725A (en) * | 1976-08-02 | 1977-10-04 | Rca Corporation | Cathode-ray tube screening exposure method |
-
1981
- 1981-03-20 JP JP56041525A patent/JPS57155773A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57155773A (en) | 1982-09-25 |
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