JPH0582070B2 - - Google Patents
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- JPH0582070B2 JPH0582070B2 JP56045773A JP4577381A JPH0582070B2 JP H0582070 B2 JPH0582070 B2 JP H0582070B2 JP 56045773 A JP56045773 A JP 56045773A JP 4577381 A JP4577381 A JP 4577381A JP H0582070 B2 JPH0582070 B2 JP H0582070B2
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- guard ring
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- semiconductor
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- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/112—Field plates comprising multiple field plate segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/411—PN diodes having planar bodies
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
この発明は高耐圧のMOSトランジスタに関す
る。
る。
一般にプレーナ型の半導体装置は、メサ型に比
べて耐圧が低い。これは、半導体基体表面部の
PN接合が、主として電界の集中により、基体内
部のPN接合の降伏電圧より低い電圧で降伏する
ことによる。プレーナ型の半導体装置の耐圧向上
を図る従来技術として、フイールドプレート構造
やガードリング構造が知られている。最も単純な
PNダイオードの場合を例にとつて、フイールド
プレート構造を第１図に、ガードリング構造を第
２図に示す。これらの図において、１はｎ型半導
体基体、２はその表面部に形成されたp+型拡散
層、３はSiO2等の絶縁膜、４はアノード電極、
５はカソード電極である。第１図の構造では、ア
ノード電極４と一体的に形成されたフイールドプ
レート６が、p+型拡散層２の外側の絶縁膜３上
に延長して配設されている。このような構造とす
れば、逆バイアスを印加したときに半導体基体１
に伸びる空乏層は破線で示すようになる。即ち
PN接合の基体表面部での電界強度がフイールド
プレート６の働きで緩和される結果、耐圧が高い
ものとなる。第２図の場合には、p+型拡散層２
を取り囲むようにp+型ガードリング層７を設け
ている。この構造では、逆バイアスを印加したと
きに空乏層がガードリング層７に到達するとガー
ドリング層７が一定の電圧を負担して拡散層２と
ガードリング層７の間の電界が一定値に抑えら
れ、それ以上の電界はガードリング層７より更に
外側に空乏層を伸ばすのに費やされる結果、やは
り電界集中が緩和されて耐圧が高いものとなる。
ガードリング層は１個に限らず、必要に応じて複
数個設けられる。
べて耐圧が低い。これは、半導体基体表面部の
PN接合が、主として電界の集中により、基体内
部のPN接合の降伏電圧より低い電圧で降伏する
ことによる。プレーナ型の半導体装置の耐圧向上
を図る従来技術として、フイールドプレート構造
やガードリング構造が知られている。最も単純な
PNダイオードの場合を例にとつて、フイールド
プレート構造を第１図に、ガードリング構造を第
２図に示す。これらの図において、１はｎ型半導
体基体、２はその表面部に形成されたp+型拡散
層、３はSiO2等の絶縁膜、４はアノード電極、
５はカソード電極である。第１図の構造では、ア
ノード電極４と一体的に形成されたフイールドプ
レート６が、p+型拡散層２の外側の絶縁膜３上
に延長して配設されている。このような構造とす
れば、逆バイアスを印加したときに半導体基体１
に伸びる空乏層は破線で示すようになる。即ち
PN接合の基体表面部での電界強度がフイールド
プレート６の働きで緩和される結果、耐圧が高い
ものとなる。第２図の場合には、p+型拡散層２
を取り囲むようにp+型ガードリング層７を設け
ている。この構造では、逆バイアスを印加したと
きに空乏層がガードリング層７に到達するとガー
ドリング層７が一定の電圧を負担して拡散層２と
ガードリング層７の間の電界が一定値に抑えら
れ、それ以上の電界はガードリング層７より更に
外側に空乏層を伸ばすのに費やされる結果、やは
り電界集中が緩和されて耐圧が高いものとなる。
ガードリング層は１個に限らず、必要に応じて複
数個設けられる。
ところで第２図の構造では、絶縁膜３に負の電
荷が付着した場合に基体１表面にチヤネルが形成
され、ガードリング層７の機能が低下するという
欠点がある。また絶縁膜３上に付着される電荷が
一定な量でない為、チヤネル度合が一定でなく空
乏層の広がりが不安定である。このような不安定
性を解決する構造として、第３図に示すものが提
案されている（特公昭49−36513号公報）。これは
ガードリング層７，７1，７2を設けると共に、こ
れらガードリング層７にそれぞれコンタクトして
拡散層２側に延在するように電極８，８1，８2を
絶縁膜３上に配設したものである。このような構
造とすれば、逆バイアスが印加されたとき前述の
ようにガードリング層７が所定電圧を負担して表
面部の電界集中が防止され、しかも電極８1，８2
がそれぞれガードリング層７，７1，７2と同電位
に保たれて基体１表面部のチヤネル形成が防止さ
れ、且つ絶縁膜上への電荷の付着による影響がな
くなる結果、安定した高耐圧特性が実現される。
荷が付着した場合に基体１表面にチヤネルが形成
され、ガードリング層７の機能が低下するという
欠点がある。また絶縁膜３上に付着される電荷が
一定な量でない為、チヤネル度合が一定でなく空
乏層の広がりが不安定である。このような不安定
性を解決する構造として、第３図に示すものが提
案されている（特公昭49−36513号公報）。これは
ガードリング層７，７1，７2を設けると共に、こ
れらガードリング層７にそれぞれコンタクトして
拡散層２側に延在するように電極８，８1，８2を
絶縁膜３上に配設したものである。このような構
造とすれば、逆バイアスが印加されたとき前述の
ようにガードリング層７が所定電圧を負担して表
面部の電界集中が防止され、しかも電極８1，８2
がそれぞれガードリング層７，７1，７2と同電位
に保たれて基体１表面部のチヤネル形成が防止さ
れ、且つ絶縁膜上への電荷の付着による影響がな
くなる結果、安定した高耐圧特性が実現される。
しかしながら、第３図の構造は、例えばオン抵
抗を小さくするために、基体１を低抵抗（18Ω−
cm以下）として耐圧数100V程度の素子を実現す
る場合に次のような不都合が生じる。即ち、基体
１を低抵抗とした場合、逆バイアスを印加したと
きに拡散層２から基体１内へ伸びる空乏層の伸び
方が小さくなり、所望の耐圧が得られない。また
空乏層の伸び方が小さいから、逆バイアス電圧が
破壊電圧に達する前に拡散層２からの空乏層をガ
ードリング層７に到達させるためには、拡散層２
とガードリング層７の間隔を小さくしなければな
らず、同様にガードリング層相互間の間隔も小さ
くしなければならず、製造が困難となり、あるい
は製造歩留りが低下する。
抗を小さくするために、基体１を低抵抗（18Ω−
cm以下）として耐圧数100V程度の素子を実現す
る場合に次のような不都合が生じる。即ち、基体
１を低抵抗とした場合、逆バイアスを印加したと
きに拡散層２から基体１内へ伸びる空乏層の伸び
方が小さくなり、所望の耐圧が得られない。また
空乏層の伸び方が小さいから、逆バイアス電圧が
破壊電圧に達する前に拡散層２からの空乏層をガ
ードリング層７に到達させるためには、拡散層２
とガードリング層７の間隔を小さくしなければな
らず、同様にガードリング層相互間の間隔も小さ
くしなければならず、製造が困難となり、あるい
は製造歩留りが低下する。
この発明は上記の点に鑑み、数100V程度の耐
圧を歩留りよく実現できる高耐圧プレーナ構造の
MOSトランジスタを提供するものである。
圧を歩留りよく実現できる高耐圧プレーナ構造の
MOSトランジスタを提供するものである。
この発明においては、ガードリング構造とフイ
ールドプレート構造を組合せる。この場合、フイ
ールドプレートは拡散層に対して設けるだけでな
く、その周囲に形成したガードリング層に対して
も設ける。即ちこの発明に係る半導体装置は、第
１導電型の半導体層の表面に選択的に形成された
第２導電型の拡散層を有し、この拡散層を取り囲
むように前記半導体層の表面に第２導電型のガー
ドリング層が少くとも１個設けられ、かつ表面が
絶縁膜でおおわれたプレーナ構造において、前記
拡散層の外側の前記絶縁膜上と拡散層と同電体に
保たれる導電体層からなるフイールドプレートを
配設すると共に、前記ガードリング層の外層の前
記絶縁膜上にガードリング層と同電位にに保たれ
る導電体層からなるフイールドプレートを配設し
たことを基本原理とする。この発明を単純なPN
接合ダイオードに適用した場合の構造を第１図〜
第３図に対応させて示すと第４図のようになる。
拡散層２に対してフイールドプレート６1を設け
る他、ガードリング層７1，７2に対してもそれぞ
れフイールドプレート６2，６3を設けている。こ
のような構造とすれば、基体１が比較的低比抵抗
（18Ω−cm以下）であつても、フイールドプレー
ト６1〜６3の働きにより、逆バイアスを印加した
ときの拡散層２から外側へ伸びる空乏層の伸び方
が大きくなる。即ち第４図のような構成で、基体
１と拡散層２とに逆バイアスを印加すると、夫々
のフイールドプレート６1〜６3の電位が夫々のフ
イールドプレート６1〜６3の直下の基体１の電位
より低くなる為、拡散層２から外側への空乏層の
伸び方が第３図のようなフイールドプレート構成
より大きくなる。従つて拡散層２、ガードリング
層７1，７2のそれぞれの間の距離をそれ程小さく
することなく、逆バイアス電圧に応じてガードリ
ング層７1，７2に所定の電圧を負担させて数
100V程度の耐圧を歩留りよく実現することがで
きる。このことは実験的に確かめ、実際400V以
上の耐圧示すダイオードーを得ている。尚従来例
として説明した第２図における問題も同時に解決
される。
ールドプレート構造を組合せる。この場合、フイ
ールドプレートは拡散層に対して設けるだけでな
く、その周囲に形成したガードリング層に対して
も設ける。即ちこの発明に係る半導体装置は、第
１導電型の半導体層の表面に選択的に形成された
第２導電型の拡散層を有し、この拡散層を取り囲
むように前記半導体層の表面に第２導電型のガー
ドリング層が少くとも１個設けられ、かつ表面が
絶縁膜でおおわれたプレーナ構造において、前記
拡散層の外側の前記絶縁膜上と拡散層と同電体に
保たれる導電体層からなるフイールドプレートを
配設すると共に、前記ガードリング層の外層の前
記絶縁膜上にガードリング層と同電位にに保たれ
る導電体層からなるフイールドプレートを配設し
たことを基本原理とする。この発明を単純なPN
接合ダイオードに適用した場合の構造を第１図〜
第３図に対応させて示すと第４図のようになる。
拡散層２に対してフイールドプレート６1を設け
る他、ガードリング層７1，７2に対してもそれぞ
れフイールドプレート６2，６3を設けている。こ
のような構造とすれば、基体１が比較的低比抵抗
（18Ω−cm以下）であつても、フイールドプレー
ト６1〜６3の働きにより、逆バイアスを印加した
ときの拡散層２から外側へ伸びる空乏層の伸び方
が大きくなる。即ち第４図のような構成で、基体
１と拡散層２とに逆バイアスを印加すると、夫々
のフイールドプレート６1〜６3の電位が夫々のフ
イールドプレート６1〜６3の直下の基体１の電位
より低くなる為、拡散層２から外側への空乏層の
伸び方が第３図のようなフイールドプレート構成
より大きくなる。従つて拡散層２、ガードリング
層７1，７2のそれぞれの間の距離をそれ程小さく
することなく、逆バイアス電圧に応じてガードリ
ング層７1，７2に所定の電圧を負担させて数
100V程度の耐圧を歩留りよく実現することがで
きる。このことは実験的に確かめ、実際400V以
上の耐圧示すダイオードーを得ている。尚従来例
として説明した第２図における問題も同時に解決
される。
また第４図の場合、フイールドプレート６1，
６2がそれぞれガードリング層７1，７2の位置ま
で延びていることから、拡散層２から第１のガー
ドリング層７1に向けて伸びる空乏層、第１のガ
ードリング層７1から第２のガードリング層７2に
向けて伸びる空乏層の伸び方が、絶縁膜への電荷
吸着等の影響を全く受けない。そしてこのとき、
カソード電極５を接地電位とし、アノード電極４
に逆バイアスとなる電位を与えたとすると、拡散
層２とガードリング層７1間の電位差およびガー
ドリング層７1，７2間の電位差は、基体１の不純
物濃度NBおよび絶縁膜３の膜厚toxの関数として
表わされることが理論的に導かれる。即ち、アノ
ード・カソード間に逆バイアスを与えたとき、ガ
ードリング層７1の電位をV1、ガードリング層７2
の電位をV2とし、絶縁膜４９フイールドプレー
ト６2とガードリング層７2の電位差をVoxとする
と、 ｜V1｜＝｜V2｜＝Vox ……(1) である。一方、V2は近似的に次式で表わされる。
６2がそれぞれガードリング層７1，７2の位置ま
で延びていることから、拡散層２から第１のガー
ドリング層７1に向けて伸びる空乏層、第１のガ
ードリング層７1から第２のガードリング層７2に
向けて伸びる空乏層の伸び方が、絶縁膜への電荷
吸着等の影響を全く受けない。そしてこのとき、
カソード電極５を接地電位とし、アノード電極４
に逆バイアスとなる電位を与えたとすると、拡散
層２とガードリング層７1間の電位差およびガー
ドリング層７1，７2間の電位差は、基体１の不純
物濃度NBおよび絶縁膜３の膜厚toxの関数として
表わされることが理論的に導かれる。即ち、アノ
ード・カソード間に逆バイアスを与えたとき、ガ
ードリング層７1の電位をV1、ガードリング層７2
の電位をV2とし、絶縁膜４９フイールドプレー
ト６2とガードリング層７2の電位差をVoxとする
と、 ｜V1｜＝｜V2｜＝Vox ……(1) である。一方、V2は近似的に次式で表わされる。
｜V2｜＝gNBW2／2εsi ……(2)
ここで、ｇは単位電荷、NBは基体１の不純物
濃度、εsiは同じくその誘電率、Ｗはガードリング
層７2から下方に伸びる空乏層の幅である。
濃度、εsiは同じくその誘電率、Ｗはガードリング
層７2から下方に伸びる空乏層の幅である。
またVoxとV2は、絶縁膜３の容量とガードリ
ング層７2から基体１に伸びる空乏層の容量の直
列接続により分配されて決まるから、 ｜V2｜／Vox＝（εox／tox）／（2εsi／Ｗ）……(
3) となる。ここで、εox、toxはそれぞれ絶縁膜３
の誘電率、厚みである。
ング層７2から基体１に伸びる空乏層の容量の直
列接続により分配されて決まるから、 ｜V2｜／Vox＝（εox／tox）／（2εsi／Ｗ）……(
3) となる。ここで、εox、toxはそれぞれ絶縁膜３
の誘電率、厚みである。
以上の(1)〜(3)から、次式(4)が求まる。
｜V1−V2｜＝τox／τox（2εsigNB｜V2｜）1/2……(4)
この(4)式から明らかなように、ガードリング層
７1，７2間と電位差は、tox、NBおよびV2（また
はV1）の関数として表わされる。このことは、
拡散層２とガードリング層７1の間の電位差につ
いても同様である。換言すれば、拡散層２とガー
ドリング層７1の間およびガードリング層７1と７
２の間の電位差はこれらの間の距離に依存しない。
７1，７2間と電位差は、tox、NBおよびV2（また
はV1）の関数として表わされる。このことは、
拡散層２とガードリング層７1の間の電位差につ
いても同様である。換言すれば、拡散層２とガー
ドリング層７1の間およびガードリング層７1と７
２の間の電位差はこれらの間の距離に依存しない。
従つて第４図の構造とすれば、高耐圧素子の製
造プロセスが簡単になるだけでなく、高い歩留り
を得ることができる。何故なら、基体１の抵抗を
低くした場合にも、拡散層２とガードリング層７
１間、ガードリング層７1，７2の間の距離をそれ
程短かくする必要がないからである。
造プロセスが簡単になるだけでなく、高い歩留り
を得ることができる。何故なら、基体１の抵抗を
低くした場合にも、拡散層２とガードリング層７
１間、ガードリング層７1，７2の間の距離をそれ
程短かくする必要がないからである。
次にこの発明を、耐圧450V以上、オン抵抗
0.3Ω以下のDMOSトランジスタニ適用した実施
例について具体的に説明する。第５図にその構造
を示す。１１はドレイン領域となる低比抵抗の
n+型Si基板であり、この上に比抵抗12Ω−cm、厚
さ30〜40μｍのｎ型エピタキシヤル層１２を形成
したウエハを用い、二重拡散法によつてチヤネル
領域となるｐ型ベース層１３とn+型ソース層１
４を自己整合させて形成している。１５はゲート
酸化膜であり、１６はフイールド酸化膜である。
フイールド領域のｎ型層１２表面には、ｐ型ベー
ス層１３を取り囲むようにp+型ガードリング層
１７を拡散形成している。ｐ型拡散層１３の端か
らガードリング層１７までの距離は約10μｍであ
る。１８はゲート電極、１９はソース電極であ
る。ソース電極１９はｐ型ベース層１３のチヤネ
ル領域以外の部分にもコンタクトさせ、またその
最外側の部分はｐ型ベース層１３とガードリング
層１７の間のフイールド酸化膜１６上にまで延在
させてフイールドプレート２０1としている。ガ
ードリング層１７についても、これにコンタクト
してその外側のフイールド酸化膜１６上に延在さ
せたフイールドプレート２０2を設けている。基
板１１の裏面にはドレイン電極２１を被着形成し
ている。
0.3Ω以下のDMOSトランジスタニ適用した実施
例について具体的に説明する。第５図にその構造
を示す。１１はドレイン領域となる低比抵抗の
n+型Si基板であり、この上に比抵抗12Ω−cm、厚
さ30〜40μｍのｎ型エピタキシヤル層１２を形成
したウエハを用い、二重拡散法によつてチヤネル
領域となるｐ型ベース層１３とn+型ソース層１
４を自己整合させて形成している。１５はゲート
酸化膜であり、１６はフイールド酸化膜である。
フイールド領域のｎ型層１２表面には、ｐ型ベー
ス層１３を取り囲むようにp+型ガードリング層
１７を拡散形成している。ｐ型拡散層１３の端か
らガードリング層１７までの距離は約10μｍであ
る。１８はゲート電極、１９はソース電極であ
る。ソース電極１９はｐ型ベース層１３のチヤネ
ル領域以外の部分にもコンタクトさせ、またその
最外側の部分はｐ型ベース層１３とガードリング
層１７の間のフイールド酸化膜１６上にまで延在
させてフイールドプレート２０1としている。ガ
ードリング層１７についても、これにコンタクト
してその外側のフイールド酸化膜１６上に延在さ
せたフイールドプレート２０2を設けている。基
板１１の裏面にはドレイン電極２１を被着形成し
ている。
このような構成としたDMOSトランジスタで
は、ドレイン・ソース間耐圧450V以上、オン抵
抗0.3Ω以下の特性が歩留り90％以上で得られた。
ちなみに、フイールドプレート２０1，２０2を設
けない他、実施例と同様の条件で作つたDMOS
トランジスタは、ドレイン・ソース間耐圧450V
に満たないものが多く、歩留り50％以下であり、
フイールドプレート構造とガードリング構造の組
合せの効果が顕著であることが確認された。
は、ドレイン・ソース間耐圧450V以上、オン抵
抗0.3Ω以下の特性が歩留り90％以上で得られた。
ちなみに、フイールドプレート２０1，２０2を設
けない他、実施例と同様の条件で作つたDMOS
トランジスタは、ドレイン・ソース間耐圧450V
に満たないものが多く、歩留り50％以下であり、
フイールドプレート構造とガードリング構造の組
合せの効果が顕著であることが確認された。
本発明においては前述のように、第１導電型の
基板領域、即ち実施例のｎ型層１２を比抵抗
18Ω・cm以下として数100V以上の耐圧を得るこ
とが目的であるが、一方、本発明の構造はｎ型層
１２が180Ω・cm以下において初めて効果がある。
何故なら、これ以上の比抵抗のものを用いると、
必要な耐圧を得るためには多数のガードリングを
設けなければならないからである。このことを具
体的に上記実施例に即して以下に説明する。い
ま、ソース電極１９（即ちフイールド・プレート
２０1）の電位をV1、フイールド・プレート２０2
の電位をV2とする。実施例のようにガードリン
グは一つとして耐圧450Vを実現しようとすると、
ガードリングなしで250Vの耐圧を出せるから、
フイールド・プレート２０1と２０2の間で200V
を分担することが必要である。そこで、｜V1−V2
｜＞200なる条件を求める。フイールド酸化膜の
膜厚は、クラツクが入らないための限界として、
tox＝3μｍであるとすると、これらとシリコン酸
化膜およびシリコンの誘電率εoxおよびεsiの値を
用いて前述の(4)式から、NB＞2.5×1014／cm3とな
り、これから比抵抗は、ρ＜18Ω・cmと求まる。
つまりｎ型層１２の比抵抗がこれより大きいと、
逆バイアスされた時に空乏層が伸びすぎて、ガー
ドリング層が分担する電圧が小さくなり、これを
補償するためには結局多くのガードリング層を設
けなければならないことになる。以上の理由によ
り、本発明を実用上有効にするためには、ｎ型層
１２の比抵抗を18Ωcm以下にすることが必要であ
る。以上まとめると本発明は、比抵抗18Ω・cm以
下のエピタキシヤル層を有する第１導電型（例え
ばＮ型）の半導体層表面に形成された第２導電型
（例えばＰ型）のガードリング層で囲まれた領域
に第２導電型のベース層を有し、このベース層内
には第１導電型のソース層が形成され、ガードリ
ング層から外側にフイールドプレート層を延在さ
せた構造で、断面図で見た時にベース層は内側の
ベース層と外側のベース層からなり、ガードリン
グ層に最も近い外側のベース層とガードリング層
とで挟まれた半導体層上にはこの外側のベース層
から電極が延在し、かつこの外側のベース層と隣
り合う内側のベース層との間の半導体層上には絶
縁膜を介してゲート電極が延在していることを特
徴とする絶縁ゲート型半導体装置である。そして
本発明によれば、ガードリング構造とフイールド
プレート構造を組合せ、しかもガードリング層に
対してもフイールドプレートを設けることによつ
て、半導体層として比較的低比抵抗（18Ω−cm以
下）のものを用いて1000V以下の高耐圧特性を目
的とするプレーナ型MOSトランジスタを歩留り
よく実現することができる。またこの発明によれ
ば、ガードリング構造とフイールドプレート構造
の相乗効果により、所望の高耐圧特性を得るため
のガードリング層の本数が少なくて済み、しかも
拡散層とガードリング層の間およびガードリング
層相互間の間隔をそれ程小さくする必要がなく、
この点でも製造歩留りの向上が可能である。
基板領域、即ち実施例のｎ型層１２を比抵抗
18Ω・cm以下として数100V以上の耐圧を得るこ
とが目的であるが、一方、本発明の構造はｎ型層
１２が180Ω・cm以下において初めて効果がある。
何故なら、これ以上の比抵抗のものを用いると、
必要な耐圧を得るためには多数のガードリングを
設けなければならないからである。このことを具
体的に上記実施例に即して以下に説明する。い
ま、ソース電極１９（即ちフイールド・プレート
２０1）の電位をV1、フイールド・プレート２０2
の電位をV2とする。実施例のようにガードリン
グは一つとして耐圧450Vを実現しようとすると、
ガードリングなしで250Vの耐圧を出せるから、
フイールド・プレート２０1と２０2の間で200V
を分担することが必要である。そこで、｜V1−V2
｜＞200なる条件を求める。フイールド酸化膜の
膜厚は、クラツクが入らないための限界として、
tox＝3μｍであるとすると、これらとシリコン酸
化膜およびシリコンの誘電率εoxおよびεsiの値を
用いて前述の(4)式から、NB＞2.5×1014／cm3とな
り、これから比抵抗は、ρ＜18Ω・cmと求まる。
つまりｎ型層１２の比抵抗がこれより大きいと、
逆バイアスされた時に空乏層が伸びすぎて、ガー
ドリング層が分担する電圧が小さくなり、これを
補償するためには結局多くのガードリング層を設
けなければならないことになる。以上の理由によ
り、本発明を実用上有効にするためには、ｎ型層
１２の比抵抗を18Ωcm以下にすることが必要であ
る。以上まとめると本発明は、比抵抗18Ω・cm以
下のエピタキシヤル層を有する第１導電型（例え
ばＮ型）の半導体層表面に形成された第２導電型
（例えばＰ型）のガードリング層で囲まれた領域
に第２導電型のベース層を有し、このベース層内
には第１導電型のソース層が形成され、ガードリ
ング層から外側にフイールドプレート層を延在さ
せた構造で、断面図で見た時にベース層は内側の
ベース層と外側のベース層からなり、ガードリン
グ層に最も近い外側のベース層とガードリング層
とで挟まれた半導体層上にはこの外側のベース層
から電極が延在し、かつこの外側のベース層と隣
り合う内側のベース層との間の半導体層上には絶
縁膜を介してゲート電極が延在していることを特
徴とする絶縁ゲート型半導体装置である。そして
本発明によれば、ガードリング構造とフイールド
プレート構造を組合せ、しかもガードリング層に
対してもフイールドプレートを設けることによつ
て、半導体層として比較的低比抵抗（18Ω−cm以
下）のものを用いて1000V以下の高耐圧特性を目
的とするプレーナ型MOSトランジスタを歩留り
よく実現することができる。またこの発明によれ
ば、ガードリング構造とフイールドプレート構造
の相乗効果により、所望の高耐圧特性を得るため
のガードリング層の本数が少なくて済み、しかも
拡散層とガードリング層の間およびガードリング
層相互間の間隔をそれ程小さくする必要がなく、
この点でも製造歩留りの向上が可能である。
第１図はフイールドプレート構造のPN接合ダ
イオードを示す図、第２図はガードリング構造の
PN接合ダイオードを示す図、第３図は第２図の
改良型のPN接合ダイオードを示す図、第４図は
この発明の原理的構成を説明するためのPN接合
ダイオードを示す図、第５図はこの発明の実施例
のDMOSトランジスタを示す図である。 １……半導体基体、２……p+型拡散層、３…
…絶縁膜、４……アノード電極、５……カソード
電極、６1〜６3……フイールドプレート、１１…
…n+型Si基板（ドレイン領域）、１２……ｎ型エ
ピタキシヤル層、１３……ｐ型拡散層、１４……
n+型拡散層（ソース領域）、１５……ゲート酸化
膜、１６……フイールド酸化膜、１７……p+型
ガードリング層、１８……ゲート電極、１９……
ソース電極、２０1，２０2……フイールドプレー
ト、２１……ドレイン電極。
イオードを示す図、第２図はガードリング構造の
PN接合ダイオードを示す図、第３図は第２図の
改良型のPN接合ダイオードを示す図、第４図は
この発明の原理的構成を説明するためのPN接合
ダイオードを示す図、第５図はこの発明の実施例
のDMOSトランジスタを示す図である。 １……半導体基体、２……p+型拡散層、３…
…絶縁膜、４……アノード電極、５……カソード
電極、６1〜６3……フイールドプレート、１１…
…n+型Si基板（ドレイン領域）、１２……ｎ型エ
ピタキシヤル層、１３……ｐ型拡散層、１４……
n+型拡散層（ソース領域）、１５……ゲート酸化
膜、１６……フイールド酸化膜、１７……p+型
ガードリング層、１８……ゲート電極、１９……
ソース電極、２０1，２０2……フイールドプレー
ト、２１……ドレイン電極。
Claims (1)
- １ 第１導電型の半導体層と；この半導体層表面
に形成された第２導電型のベース層と；このベー
ス層内に形成された第１導電型のソース層と；前
記ソース層と前記半導体層とで挟まれた前記ベー
ス層上に絶縁膜を介して形成されたゲート電極
と；前記ベース層を取り囲むように前記半導体層
の表面に形成された第２導電型のガードリング層
と；前記ソース層と前記ベース層とに電気的に接
続される電極と；前記ガードリング層に接続さ
れ、前記半導体層上に形成された絶縁膜を介して
前記ベース層とは反対方向に延在するフイールド
プレート層とを具備し、前記半導体層は前記ベー
ス層が形成される表面部に比抵抗18Ω・cm以下の
エピタキシヤル層を有し、断面構造で見たときに
前記ベース層は内側のベース層と外側のベース層
からなり、前記ガードリング層とこのガードリン
グ層に最も近い外側のベース層とで挟まれた半導
体層上にはこの外側のベース層から前記電極が延
在し、かつこの外側のベース層と隣り合う内側の
ベース層との間の半導体層上には絶縁膜を介して
前記ゲート電極が延在していることを特徴とする
絶縁ゲート型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56045773A JPS57160159A (en) | 1981-03-28 | 1981-03-28 | High breakdown voltage planar type semiconductor device |
| DE8181305831T DE3174427D1 (en) | 1981-03-28 | 1981-12-10 | Planar type semiconductor device with a high breakdown voltage |
| EP81305831A EP0061551B1 (en) | 1981-03-28 | 1981-12-10 | Planar type semiconductor device with a high breakdown voltage |
| US06/587,879 US4567502A (en) | 1981-03-28 | 1984-03-14 | Planar type semiconductor device with a high breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56045773A JPS57160159A (en) | 1981-03-28 | 1981-03-28 | High breakdown voltage planar type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57160159A JPS57160159A (en) | 1982-10-02 |
| JPH0582070B2 true JPH0582070B2 (ja) | 1993-11-17 |
Family
ID=12728607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56045773A Granted JPS57160159A (en) | 1981-03-28 | 1981-03-28 | High breakdown voltage planar type semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4567502A (ja) |
| EP (1) | EP0061551B1 (ja) |
| JP (1) | JPS57160159A (ja) |
| DE (1) | DE3174427D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858360U (ja) * | 1981-10-14 | 1983-04-20 | 富士電機株式会社 | プレ−ナ型半導体素子 |
| DE3220250A1 (de) * | 1982-05-28 | 1983-12-01 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit planarstruktur |
| JPS5976466A (ja) * | 1982-10-25 | 1984-05-01 | Mitsubishi Electric Corp | プレ−ナ形半導体装置 |
| DE3341089C2 (de) * | 1983-11-12 | 1986-07-17 | Telefunken electronic GmbH, 7100 Heilbronn | Planare Halbleiteranordnung |
| US4651187A (en) * | 1984-03-22 | 1987-03-17 | Nec Corporation | Avalanche photodiode |
| JPS6178162A (ja) * | 1984-09-25 | 1986-04-21 | Toshiba Corp | 半導体装置 |
| JPS61114574A (ja) * | 1984-11-09 | 1986-06-02 | Hitachi Ltd | 半導体装置 |
| GB2167229B (en) * | 1984-11-21 | 1988-07-20 | Philips Electronic Associated | Semiconductor devices |
| US4646117A (en) * | 1984-12-05 | 1987-02-24 | General Electric Company | Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions |
| GB2173037A (en) * | 1985-03-29 | 1986-10-01 | Philips Electronic Associated | Semiconductor devices employing conductivity modulation |
| US4798810A (en) * | 1986-03-10 | 1989-01-17 | Siliconix Incorporated | Method for manufacturing a power MOS transistor |
| US4816882A (en) * | 1986-03-10 | 1989-03-28 | Siliconix Incorporated | Power MOS transistor with equipotential ring |
| FR2596922B1 (fr) * | 1986-04-04 | 1988-05-20 | Thomson Csf | Resistance integree sur un substrat semi-conducteur |
| JPH0685441B2 (ja) * | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
| JPH0654796B2 (ja) * | 1986-07-14 | 1994-07-20 | 株式会社日立製作所 | 複合半導体装置 |
| US5075754A (en) * | 1986-12-26 | 1991-12-24 | Kabushiki Kaisha Toshiba | Semiconductor device having improved withstanding voltage characteristics |
| JP2585331B2 (ja) * | 1986-12-26 | 1997-02-26 | 株式会社東芝 | 高耐圧プレーナ素子 |
| JPS63164362A (ja) * | 1986-12-26 | 1988-07-07 | Toshiba Corp | 半導体装置 |
| JP2598446B2 (ja) * | 1988-01-21 | 1997-04-09 | パイオニア株式会社 | Ｍｉｓ−ｆｅｔ |
| US5128742A (en) * | 1988-04-14 | 1992-07-07 | Powerex, Inc. | Variable gain switch |
| IT1217214B (it) * | 1988-04-27 | 1990-03-14 | Sgs Thomson Microelectronics | Circuito integrato per alta tensione con isolamento a giunzione |
| US5003372A (en) * | 1988-06-16 | 1991-03-26 | Hyundai Electronics Industries Co., Ltd. | High breakdown voltage semiconductor device |
| JPH0716009B2 (ja) * | 1988-12-02 | 1995-02-22 | 株式会社日立製作所 | 横型絶縁ゲートバイポーラトランジスタ |
| US5208471A (en) * | 1989-06-12 | 1993-05-04 | Hitachi, Ltd. | Semiconductor device and manufacturing method therefor |
| US5204545A (en) * | 1989-11-22 | 1993-04-20 | Mitsubishi Denki Kabushiki Kaisha | Structure for preventing field concentration in semiconductor device and method of forming the same |
| JPH03180074A (ja) * | 1989-12-08 | 1991-08-06 | Fujitsu Ltd | 半導体装置 |
| JP2513874B2 (ja) * | 1989-12-28 | 1996-07-03 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5258641A (en) * | 1989-12-28 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same |
| US5032878A (en) * | 1990-01-02 | 1991-07-16 | Motorola, Inc. | High voltage planar edge termination using a punch-through retarding implant |
| JP2701502B2 (ja) * | 1990-01-25 | 1998-01-21 | 日産自動車株式会社 | 半導体装置 |
| GB9207860D0 (en) * | 1992-04-09 | 1992-05-27 | Philips Electronics Uk Ltd | A semiconductor component |
| US5233215A (en) * | 1992-06-08 | 1993-08-03 | North Carolina State University At Raleigh | Silicon carbide power MOSFET with floating field ring and floating field plate |
| JP3158738B2 (ja) * | 1992-08-17 | 2001-04-23 | 富士電機株式会社 | 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 |
| JP2812093B2 (ja) * | 1992-09-17 | 1998-10-15 | 株式会社日立製作所 | プレーナ接合を有する半導体装置 |
| US5322802A (en) * | 1993-01-25 | 1994-06-21 | North Carolina State University At Raleigh | Method of fabricating silicon carbide field effect transistor |
| US5318915A (en) * | 1993-01-25 | 1994-06-07 | North Carolina State University At Raleigh | Method for forming a p-n junction in silicon carbide |
| JPH0778970A (ja) * | 1993-06-18 | 1995-03-20 | Sanken Electric Co Ltd | 半導体装置 |
| JP3111827B2 (ja) * | 1994-09-20 | 2000-11-27 | 株式会社日立製作所 | 半導体装置及びそれを使った電力変換装置 |
| US5474946A (en) * | 1995-02-17 | 1995-12-12 | International Rectifier Corporation | Reduced mask process for manufacture of MOS gated devices |
| WO1996029744A1 (en) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Planar semiconductor device, its manufacturing method, and power converter |
| US5557127A (en) * | 1995-03-23 | 1996-09-17 | International Rectifier Corporation | Termination structure for mosgated device with reduced mask count and process for its manufacture |
| US5777371A (en) * | 1995-09-29 | 1998-07-07 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor device |
| DE69530216T2 (de) * | 1995-12-19 | 2004-02-12 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno - Corimme | Monolithische Halbleiteranordnung mit Randstruktur und Verfahren zur Herstellung |
| DE19606983C2 (de) * | 1996-02-24 | 2000-01-20 | Semikron Elektronik Gmbh | Leistungshalbleiterbauelement mit planarem Aufbau |
| JP3444081B2 (ja) * | 1996-02-28 | 2003-09-08 | 株式会社日立製作所 | ダイオード及び電力変換装置 |
| GB9818182D0 (en) * | 1998-08-21 | 1998-10-14 | Zetex Plc | Gated semiconductor device |
| JP4122113B2 (ja) | 1999-06-24 | 2008-07-23 | 新電元工業株式会社 | 高破壊耐量電界効果型トランジスタ |
| WO2001015235A1 (de) * | 1999-08-19 | 2001-03-01 | Infineon Technologies Ag | Vertikal aufgebautes leistungshalbleiterbauelement |
| US6525389B1 (en) * | 2000-02-22 | 2003-02-25 | International Rectifier Corporation | High voltage termination with amorphous silicon layer below the field plate |
| US6699775B2 (en) * | 2000-02-22 | 2004-03-02 | International Rectifier Corporation | Manufacturing process for fast recovery diode |
| US6486524B1 (en) * | 2000-02-22 | 2002-11-26 | International Rectifier Corporation | Ultra low Irr fast recovery diode |
| US20020195613A1 (en) * | 2001-04-02 | 2002-12-26 | International Rectifier Corp. | Low cost fast recovery diode and process of its manufacture |
| JP5162804B2 (ja) * | 2001-09-12 | 2013-03-13 | 富士電機株式会社 | 半導体装置 |
| US6563197B1 (en) * | 2001-11-20 | 2003-05-13 | International Rectifier Corporation | MOSgated device termination with guard rings under field plate |
| US6747294B1 (en) * | 2002-09-25 | 2004-06-08 | Polarfab Llc | Guard ring structure for reducing crosstalk and latch-up in integrated circuits |
| JP6089733B2 (ja) * | 2013-01-30 | 2017-03-08 | 富士電機株式会社 | 半導体装置 |
| US9741839B1 (en) * | 2016-06-21 | 2017-08-22 | Powerex, Inc. | Gate structure of thyristor |
| CN117397038A (zh) * | 2021-12-23 | 2024-01-12 | 富士电机株式会社 | 半导体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA941074A (en) * | 1964-04-16 | 1974-01-29 | Northern Electric Company Limited | Semiconductor devices with field electrodes |
| NL6904619A (ja) * | 1969-03-25 | 1970-09-29 | ||
| JPS5129484B2 (ja) * | 1972-08-08 | 1976-08-26 | ||
| JPS5318382B2 (ja) * | 1974-09-06 | 1978-06-14 | ||
| US4412242A (en) * | 1980-11-17 | 1983-10-25 | International Rectifier Corporation | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions |
-
1981
- 1981-03-28 JP JP56045773A patent/JPS57160159A/ja active Granted
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-
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| Publication number | Publication date |
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