JPH01206051A

JPH01206051A - 印刷装置

Info

Publication number: JPH01206051A
Application number: JP3092788A
Authority: JP
Inventors: Yoshibumi Okamoto; 義文岡本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-02-15
Filing date: 1988-02-15
Publication date: 1989-08-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は印刷装置に関し、特に印刷用イメージメモリを
備える印刷装置に関する。

［従来の技術］この種の装置には文字、図形等の２値画像を印刷するも
の、写真等の多値画像（デイザ方式等）を印刷するもの
がある。これらのうち、２色（例えば赤、黒）プリント
、あるいは多色プリントを行う装置では各色版の印刷用
イメージメモリを備え、ＣＰＵが混色防止、色優先等を
考慮した上で各メモリにイメージデータを展開している
。

［発明が解決しようとする課題］しかし、従来はこのイメージ展開処理をＣＰＵが各イメ
ージメモリに対して独立に行なっていた。このためイメ
ージメモリ毎に処理を進めなくてはならず、全体の処理
速度が低下していた。

本発明は上述した従来技術の欠点を除去するものであり
、その目的とする所は、複数イメージメモリにおけるデ
ータ形成が容易かつ高速に行える印刷装置を提供するこ
とにある。

［課題を解決するための手段］本発明の印刷装置は上記の課題を解決するために、同一
アドレスにより同時にアクセス可能な複数のメモリと、
外部からの書込データと前記複数のメモリからの各読出
データとの間で夫々論理演算を行う演算手段と、前記演
算手段の各演算結果を前記複数のメモリに同時に書き込
むデータ書込手段を備えることをその概要とする。

［作用］かかる構成において、複数（例えば２つ）のメモリは同
一アドレスにより同時にアクセス（リード／ライト）可
能である。演算手段は外部からの書込データ（例えば新
たに色指定した文字列のビットマツプデータ）と前記複
数のメモリからの各読出データ（各色版のもとのデータ
）との間で夫々論理演算を行う。そして、データ書込手
段は前記演算手段の各演算結果を前記複数のメモリに同
時に書き込むことにより、指定色の各色版のイメージデ
ータを一挙に形成する。

［実施例の説明］以下、添付図面に従って本発明による実施例を詳細に説
明する。

第２図は実施例の印刷装置のブロック構成図である。図
において、１００はＣＰＵであり、実施例装置全体の制
御を行う。１０３はＲＯＭであり、ＣＰＵ１００が実行
する制御プログラムを格納している。１０２はＲＡＭで
あり、後述する２色版のイメージメモリ４及び５が含ま
れている。１０１はメモリリード／ライト回路であり、
イメージメモリ４及び５に対して後述するデータリード
／、ライト制御を行う。１０４はデータ人力部であり、
例えば外部のホストコンピュータからの文章データ（コ
ードデータ）等を入力する。

１０５は文字発生器（ＣＧ）であり、人力した文字コー
ドデータを対応するビットパターンデータ（イメージデ
ータ）に変換する。１０６はデータ出力部（例えばレー
ザビームプリンタ部）であり、イメージメモリ４及び５
から読み出した２色版イメージデータに基づきカラー印
刷を行う。

第１図は実施例のＲＡＭ　１０２及びメモリリード／ラ
イト回路１０１の詳細を示すブロック構成図である。図
においては、ＣＰＵ１００のデータバスはバイト単位で
説明している。図において、４．５は各色版のイメージ
メモリ（ＲＡＭ）であり、例えばＲＡＭ４は黒色のイメ
ージデータを記憶し、ＲＡＭ５は赤色のイメージデータ
を記憶する。１はタイミング発生回路であり、ＣＰＵ１
００からのリード／ライトモード信号（Ｒ／Ｗ）３及び
起動信号２により起動されてメモリアクセスのための各
種タイミング信号を発生する。ＣＰＵ１００からのリー
ドモード信号は印刷時におけるイメージメモリ（ＲＡＭ
）４又は５からのイメージデータの取り出しを意味し、
ライトモード信号はイメージ展開時におけるＲＡＭ４及
び５へのイメージデータの同時書込みを意味する。１８
はＲＡＭ４．５についての物理的なり−ド／ライト信号
であり、該信号１８がＨＩＧＨレベルの間はリード動作
が行われ、ＬＯＷレベルの間はライト動作が行われる。

９はデータ選択回路であり、ＣＰＵ１００からのリード
そ−ド信号が真のときにＲＡＭ４及び５からの読出デー
タ１４及び１５のうち何れか一方を選択してデータバス
１１に出力する。このためにＣＰＵ１００のアドレスバ
ス１０の最下位アドレスビットＡ０が選択信号として入
力されており、該ビットＡ０がＬＯＷレベル（偶数番地
）の時には読出データ１４が選択され、ＨＩＧＨレベル
（奇数番地）の時には読出データ１５が選択される。そ
して該選択出力は出力イネーブル信号１９がＬＯＷレベ
ルの時にのみ有効となり、選択された読出データ１４又
は１５は３ステートタイプのデータバス１１を介してＣ
ＰＵ１００に取り込まれる。こうして、ＣＰＵ１００か
らのリードモード信号が真のときには、ＣＰＵ１００は
読出アドレスに＋１をするだけで読出データ１４又は１
５のバイトを交互に取り出せる。従って黒及び赤の印刷
チャネルに対し実質同時にイメージデータを提供できる
。６は論理演算回路であり、ＲＡＭ４．５からの各読出
データ１４．１５とＣＰＵ１００からのイメージデータ
１１を入力として夫々が指定の論理演算を行い、各演算
結果１６．１７を夫々ＲＡＭ４及び５に出力する。７．
８はラッチ回路であり、ＣＰＵ１００からの各種演算命
令をラッチする。１２はラッチ回路７からの命令ライン
であり、論理演算回路６のＡ入力端子とＢ入力端子間の
演算方法を規定する。１６はその演算結果Ｃの出力ライ
ンであ乞。１３はラッチ回路８からの命令ラインであり
、論理演算回路６のＡ入力端子とＤ端子入力間の演算方
法を規定する。１７はその演算結果Ｅの出力ラインであ
る。１０はＣＰＵ１００のアドレスバスであり、その最
下位ビットＡＯを除く残りのアドレスバスＡ、＃Ａ　　
ＮがＲＡＭ４及び５に接続されている。従って、ＲＡＭ
４及び５は物理的には同一のアドレスにより同時にアク
セスされる。

第３図（Ａ）、（Ｂ）はＲＡＭ４．５に夫々展開した文
字パターンの一例を示す図である。尚、第３図（Ａ）及
び（Ｂ）に付した夫々のメモリアドレスはＣＰＵ１００
から見たものであり、この観点からすると、ＲＡＭ４に
は偶数番地に文字パターン“Ａ”が展開されており、Ｒ
ＡＭ５には奇数番地に文字パターン“Ｂ″が展開されて
いることになる。しかし、実際上のＲＡＭ４及び５は物
理的には同一アドレスでアクセスされる。

第４図はＲＡＭＪ上にビットマツプイメージを展開する
際のタイミングチャートである。図において、予めＣＰ
Ｕ１００はラッチ回路７，８に対して論理演算回路６が
実行すべき演算命令をセットする。例えばラッチ回路７
には命令［ＡｎｏｔＡＮＤＢ］（但し、Ａ　ｎｏｔはＡ
の否定を意味する）をセットする。この命令はメモリイ
メージについて言うと、ＢイメージからＡイメージを消
去することであり、例えばＢイメージがＡイメージと同
一であったときは、即ち重複したときは、ゼロにされる
。一方、ラッチ回路８には命令［ＡＯＲＤ］をセットす
る。この命令はＤイメージにＡイメージを加える（論理
和）ことであり、例えばＤイメージにＡイメージが重ね
書きされる。

次にＣＰＵ１００はアドレスバス１０にアドレスを出力
し、データバス１１に書込データを出力する。そして、
予”め又はこの時点でＲ／Ｗ信号３信号をＬＯＷレベル
（ライトモード）にし、ＴＩのタイミングで起動信号２
をＬＯＷレベル（真）にする。一方、Ｔ２のタイミング
ではメモリリード／ライト信号１８はＨＩＧＨレベル（
リードモード）であり、ＲＡＭ４．５は新しいアドレス
の下で供にリード動作中である。そしてＴ３のタイミン
グではメモリのリードサイクル時間を経過し、ＲＡＭ４
．５の出力データ１４．１５が有効（確定）になる。こ
れにより、Ｔ４のタイミングまでには論理演算回路６の
演算結果の出力データ１６及び１７が有効になる。タイ
ミング発生回路１はその後のＴ５のタイミングでメモリ
リード／ライト信号１８をＬＯＷレベル（ライトモード
）にし、Ｔ６のタイミングまでにはＲＡＭ４及び５にデ
ータ１６及び１７を夫々書き込む。これによりタイミン
グ発生回路１はアクセス終了信号２０をＬ’　　　ｏｗ
レベル（真）にしてＣＰＵ１００に対し１メモリアクセ
スの終了を知らせる。こうしてＲＡＭ４及び５への異る
イメージデータの同時展開が可能になる。

一方、ＲＡＭ４又は５からイメージデータな読み出す場
合は、ＣＰＵ１００からの起動信号２、及びＲ／Ｗ信号
３に基づいて、タイミング発生回路１はＲＡＭリード／
ライト信号１８をリードモード、即ちＨＩＧＨレベルに
保ち、図示しないが、例えば略Ｔ３からτＢの終りのタ
イミングまで出力イネーブル信号１９をＬＯＷレベルに
し、データバス１１に読出データ１４又は１５を乗せる
。ｃｐｕｔｏｏはアクセス終了信号２０によってこれを
取り込む。

第５図は実施例の論理演算とその結果の一例を示す図で
ある。図において、イメージデータＣにおいて、新たな
入力イメージデータＡが“１”（真）のところは必ず“
０”　（偽）となり、かつイメージデータＥにおいては
必ず“１”　（真）となる。従って赤データ及び黒デー
タの展開処理が一挙に行える。

尚、上述実施例においてデータバスは８ビツト、１６ビ
ツト、３２ビツト等の何れでも良い。

但し、アドレス空間をバイト単位で規定するとすると、
データ選択信号はイメージデータが１６ビツトのときは
アドレスビットＡＩを、またイメージデータが３２ビツ
トのときはアドレスビットＡ２を使用する。

またラッチ回路７．８を各多段で選択可能に構成にすれ
ば、プログラムされた異なる論理演算をまとめてラッチ
回路７．８に記憶しておき、メモリへの書き込み毎に何
れかを選択して実行できる。

［発明の効果］以上述べた如く本発明によれば、複数色における混色防
止、又は色の優先等の処理においては、処理速度の向上
が図れるという効果がある。

また各色に対応したメモリ空間も、同一空間上にはなく
、例えば、偶数番地、奇数番地で各色に対応している為
、各色のメモリを読み込む際にも、同一空間上に配置し
た時のようなメモリの管理のわずられしさがなくなる。

【図面の簡単な説明】

第１図は実施例のＲＡＭ１０２及びメモリリード／ライ
ト回路１０１の詳細を示すブロック構成図、第２図は実施例の印刷装置のブロック構成図、第３図（Ａ）、（Ｂ）はＲＡＭ４．５に夫々展開した文
字パターンの一例を示す図、第４図はＲＡＭＪ上にビットマツプイメージを展開する
際のタイミングチャート、第５図は実施例の論理演算とその結果の一例を示す図で
ある。図中、１・・・タイミング発生回路、４．５・・・ＲＡ
Ｍ、６・・・論理演算回路、７．８・・・ラッチ回路、
９・・・データ選択回路である。第２図区第４図

Claims

【特許請求の範囲】同一アドレスにより同時にアクセス可能な複数のメモリ
と外部からの書込データと前記複数のメモリからの各読出
データとの間で夫々論理演算を行う演算手段と、前記演算手段の各演算結果を前記複数のメモリに同時に
書き込むデータ書込手段を備えることを特徴とする印刷
装置。