JPH04338881A - カラーメモリ制御装置 - Google Patents
カラーメモリ制御装置Info
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- JPH04338881A JPH04338881A JP11174891A JP11174891A JPH04338881A JP H04338881 A JPH04338881 A JP H04338881A JP 11174891 A JP11174891 A JP 11174891A JP 11174891 A JP11174891 A JP 11174891A JP H04338881 A JPH04338881 A JP H04338881A
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- memory
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- memory space
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は各色成分毎にメモリを備
えて例えば多色出力可能なカラープリンタ等に出力し得
るカラーメモリ制御装置に関する。
えて例えば多色出力可能なカラープリンタ等に出力し得
るカラーメモリ制御装置に関する。
【０００２】
【従来の技術】従来、ホストコンピユータ等から送られ
てくるカラーコードを含む文字情報を内部のメモリにビ
ツトイメージとして展開し、しかる後、このビツトイメ
ージを読み出して出力するカラープリンタにおいては、
イエロ（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラツ
ク（Ｋ）の４色の各色或はＹ、Ｍ、Ｃ３色の各色に対応
したメモリを有しており、各色の組合せにより多色の記
録を可能にしている。
てくるカラーコードを含む文字情報を内部のメモリにビ
ツトイメージとして展開し、しかる後、このビツトイメ
ージを読み出して出力するカラープリンタにおいては、
イエロ（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラツ
ク（Ｋ）の４色の各色或はＹ、Ｍ、Ｃ３色の各色に対応
したメモリを有しており、各色の組合せにより多色の記
録を可能にしている。
【０００３】
【発明が解決しようとしている課題】しかしながら、４
色の各色に対応したメモリを独立して構成した場合、使
用するメモリのデバイスの容量によって固定されてしま
う為、細かく容量を配分することが困難である。又メモ
リの容量を増加させようとした場合、４色の各色に対応
して増加させなければならない経済的に無駄が多い。
色の各色に対応したメモリを独立して構成した場合、使
用するメモリのデバイスの容量によって固定されてしま
う為、細かく容量を配分することが困難である。又メモ
リの容量を増加させようとした場合、４色の各色に対応
して増加させなければならない経済的に無駄が多い。
【０００４】
【課題を解決するための手段】本発明は一つのメモリ空
間上に複数の色成分信号の夫々に対する固有メモリ空間
を割り当てるカラーメモリ制御装置であって、各色信号
の前記一つのメモリ空間に対するオフセツトアドレスを
記憶手段と、オフセツトアドレスと固有メモリ空間上の
アドレスから前記一つのメモリ空間上の実アドレスを求
めるアドレス変換手段を有する。
間上に複数の色成分信号の夫々に対する固有メモリ空間
を割り当てるカラーメモリ制御装置であって、各色信号
の前記一つのメモリ空間に対するオフセツトアドレスを
記憶手段と、オフセツトアドレスと固有メモリ空間上の
アドレスから前記一つのメモリ空間上の実アドレスを求
めるアドレス変換手段を有する。
【０００５】
【作用】本発明によれば、ビツトマツプメモリの先頭の
アドレスに対してオフセツト値を設定できるレジスタを
設け、レジスタに設定された値と、アクセスしたアドレ
スの値を加算し、加算されたアドレスをメモリのアドレ
スとすることで、各色のメモリの容量の配分を細かく設
定できるようにしたものである。
アドレスに対してオフセツト値を設定できるレジスタを
設け、レジスタに設定された値と、アクセスしたアドレ
スの値を加算し、加算されたアドレスをメモリのアドレ
スとすることで、各色のメモリの容量の配分を細かく設
定できるようにしたものである。
【０００６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【０００７】図２は、本発明の一実施例を有する多色出
力装置全体の概略構成を示す。
力装置全体の概略構成を示す。
【０００８】図２において、１００は装置全体の制御を
行なうＣＰＵ（中央演算装置）であり、ＲＯＭ（リード
オンリメモリ）１０３にＣＰＵ１００の制御プログラム
が内蔵されている。１０１は各色毎の出力情報を記憶す
るメモリであるＲＡＭ（ランダムアクセスメモリ）１０
２のリード／ライト制御を実行するメモリ・リード／ラ
イト回路である。１０４は文字情報などのデータを入力
するデータ入力部であり、通常ホストコンピユータで構
成される。１０５はデータ入力部１０４から入力された
データの出力を行なうデータ出力部であり、カラープリ
ンタ、カラーデイスプレイ等が該当する。
行なうＣＰＵ（中央演算装置）であり、ＲＯＭ（リード
オンリメモリ）１０３にＣＰＵ１００の制御プログラム
が内蔵されている。１０１は各色毎の出力情報を記憶す
るメモリであるＲＡＭ（ランダムアクセスメモリ）１０
２のリード／ライト制御を実行するメモリ・リード／ラ
イト回路である。１０４は文字情報などのデータを入力
するデータ入力部であり、通常ホストコンピユータで構
成される。１０５はデータ入力部１０４から入力された
データの出力を行なうデータ出力部であり、カラープリ
ンタ、カラーデイスプレイ等が該当する。
【０００９】図１は図２の本発明の一実施例のメモリ・
リード／ライト回路１０１の回路構成を示す。
リード／ライト回路１０１の回路構成を示す。
【００１０】図１において矢印は信号又は情報を示し、
矢印の途中に斜線と共に記された数字は、その信号又は
情報が何ビツトで構成されているかを示している。
矢印の途中に斜線と共に記された数字は、その信号又は
情報が何ビツトで構成されているかを示している。
【００１１】１は図２のＣＰＵ１００からの起動信号２
及びリード／ライト（Ｒ／Ｗ）信号３により起動される
タイミング発生回路であり、メモリ・リード／ライトの
タイミング制御を行なう。２５はタイミング発生回路１
から供給されるＲＡＭ１０２のメモリ・リード／ライト
信号であり、ＨＩＧＨレベルでデータの読み出し、又Ｌ
ＯＷレベルで書き込みが行なわれる。８、９、１０、１
１はレジスタであり、ＣＰＵ１００からのデータバス６
によりデータがセツトされる。２６はデコーダであり、
ＣＰＵからのアドレスＡ１５、Ａ１４、Ａ１３をデコー
ドし、それぞれのビツトが０００の時デコード信号１７
、００１の時デコード信号１８、０１０の時デコード信
号１９、０１１の時デコード信号２０、１００の時デコ
ード信号２１がＬＯＷレベルとして出力され、上記以外
の時はＨＩＧＨレベルとなる。４はセレクタであり、デ
コード信号１８がＬＯＷレベルの時レジスタ８の出力１
３が選択され、セレクタ４の出力２２として出力され、
同様にデコード信号１９がＬＯＷレベルの時レジスタ９
の出力が選択され、デコード信号２０がＬＯＷレベルの
時レジスタ１０の出力が選択され、デコード信号２１が
ＬＯＷレベルの時レジスタ１１の出力が選択され、出力
２２として出力される。５は加算器であり、前記セレク
タ４の出力２２と、ＣＰＵ１００からのアドレスＡ１５
、Ａ１４、Ａ１３を除いたＡ１２〜Ａ０迄のアドレスバ
ス７を加算する。１２はセレクタであり、デコーダ２６
の出力１７がＬＯＷレベルの時はＣＰＵ１００からのア
ドレスバス７を選択し、ＨＩＧＨレベルの時は加算器５
の出力２３を選択し、その出力２４はＲＡＭ１０２のア
ドレス入力となる。ここではＲＡＭ１０２は８ＫＢｙｔ
ｅの容量のメモリと仮定し、アドレス入力は１３本とす
る。
及びリード／ライト（Ｒ／Ｗ）信号３により起動される
タイミング発生回路であり、メモリ・リード／ライトの
タイミング制御を行なう。２５はタイミング発生回路１
から供給されるＲＡＭ１０２のメモリ・リード／ライト
信号であり、ＨＩＧＨレベルでデータの読み出し、又Ｌ
ＯＷレベルで書き込みが行なわれる。８、９、１０、１
１はレジスタであり、ＣＰＵ１００からのデータバス６
によりデータがセツトされる。２６はデコーダであり、
ＣＰＵからのアドレスＡ１５、Ａ１４、Ａ１３をデコー
ドし、それぞれのビツトが０００の時デコード信号１７
、００１の時デコード信号１８、０１０の時デコード信
号１９、０１１の時デコード信号２０、１００の時デコ
ード信号２１がＬＯＷレベルとして出力され、上記以外
の時はＨＩＧＨレベルとなる。４はセレクタであり、デ
コード信号１８がＬＯＷレベルの時レジスタ８の出力１
３が選択され、セレクタ４の出力２２として出力され、
同様にデコード信号１９がＬＯＷレベルの時レジスタ９
の出力が選択され、デコード信号２０がＬＯＷレベルの
時レジスタ１０の出力が選択され、デコード信号２１が
ＬＯＷレベルの時レジスタ１１の出力が選択され、出力
２２として出力される。５は加算器であり、前記セレク
タ４の出力２２と、ＣＰＵ１００からのアドレスＡ１５
、Ａ１４、Ａ１３を除いたＡ１２〜Ａ０迄のアドレスバ
ス７を加算する。１２はセレクタであり、デコーダ２６
の出力１７がＬＯＷレベルの時はＣＰＵ１００からのア
ドレスバス７を選択し、ＨＩＧＨレベルの時は加算器５
の出力２３を選択し、その出力２４はＲＡＭ１０２のア
ドレス入力となる。ここではＲＡＭ１０２は８ＫＢｙｔ
ｅの容量のメモリと仮定し、アドレス入力は１３本とす
る。
【００１２】図３に従来のメモリの空間の配分を示す。
先ず先頭の４ＫＢｙｔｅの領域をワーク領域とし、残り
の４ＫＢｙｔｅをＹ、Ｍ、Ｃ、Ｋに対して１ＫＢｙｔｅ
配分する。Ｙ、Ｍ、Ｃ、Ｋの同一位置のビツトをアクセ
スする際にＣＰＵはＭはＹに対して４００を加算し、Ｃ
はＹに対して８００を加算、ＫはＹに対してＣ００を加
算してＣＰＵがアドレスを計算しなければならない。
の４ＫＢｙｔｅをＹ、Ｍ、Ｃ、Ｋに対して１ＫＢｙｔｅ
配分する。Ｙ、Ｍ、Ｃ、Ｋの同一位置のビツトをアクセ
スする際にＣＰＵはＭはＹに対して４００を加算し、Ｃ
はＹに対して８００を加算、ＫはＹに対してＣ００を加
算してＣＰＵがアドレスを計算しなければならない。
【００１３】図４は本発明によるメモリの配分の一実施
例である。図３における連続した空間にＹ、Ｍ、Ｃ、Ｋ
の各色のビツトイメージを格納する領域を配分するので
はなく、各々独立した別空間に配分する為、前述のよう
な加算を実施する必要はない。
例である。図３における連続した空間にＹ、Ｍ、Ｃ、Ｋ
の各色のビツトイメージを格納する領域を配分するので
はなく、各々独立した別空間に配分する為、前述のよう
な加算を実施する必要はない。
【００１４】図１、図４をもとに動作を説明する。
【００１５】ＣＰＵ１００はまずレジスタ８、９、１０
、１１にそれぞれ値“２０００Ｈ”“４０００Ｈ”“６
０００Ｈ”“８０００Ｈ”をセツトする。ＣＰＵが、Ｙ
の領域をアクセスする場合、例えば２１１Ｈ番地をアク
セスした場合を考える ＣＰＵ１００はＡ１５、Ａ１４
、Ａ１３に“００１”をセツトし、デコーダ２６のデコ
ーダ信号１８がＬＯＷレベルとなり出力される。セレク
タ４はデコーダ１８のＬＯＷレベル信号をうけて、レジ
スタ８の出力が選択され、その出力２２には値“２００
０Ｈ”が出力される。加算器５において、アドレスバス
７の下位１３ビツトと前記セレクタの出力２２の値が加
算され値“２１１１Ｈ”は出力２３として出力される。 セレクタ１２においてはデコード信号１７がＨＩＧＨレ
ベルの為、ここでは加算器５の出力２３が選択され、Ｒ
ＡＭ１０２のアドレスとなって値“２１１Ｈ”がＲＡＭ
１０２に入力される。同様の事が、その他のＭ、Ｃ、Ｋ
の領域に対して行なわれる。
、１１にそれぞれ値“２０００Ｈ”“４０００Ｈ”“６
０００Ｈ”“８０００Ｈ”をセツトする。ＣＰＵが、Ｙ
の領域をアクセスする場合、例えば２１１Ｈ番地をアク
セスした場合を考える ＣＰＵ１００はＡ１５、Ａ１４
、Ａ１３に“００１”をセツトし、デコーダ２６のデコ
ーダ信号１８がＬＯＷレベルとなり出力される。セレク
タ４はデコーダ１８のＬＯＷレベル信号をうけて、レジ
スタ８の出力が選択され、その出力２２には値“２００
０Ｈ”が出力される。加算器５において、アドレスバス
７の下位１３ビツトと前記セレクタの出力２２の値が加
算され値“２１１１Ｈ”は出力２３として出力される。 セレクタ１２においてはデコード信号１７がＨＩＧＨレ
ベルの為、ここでは加算器５の出力２３が選択され、Ｒ
ＡＭ１０２のアドレスとなって値“２１１Ｈ”がＲＡＭ
１０２に入力される。同様の事が、その他のＭ、Ｃ、Ｋ
の領域に対して行なわれる。
【００１６】又Ａ１５、Ａ１４、Ａ１３がそれぞれ“０
００”の場合、デコード信号１７がＬＯＷレベルとなる
為、セレクタ１２において、ＣＰＵ１００のアドレスバ
ス７が選択され、ＲＡＭ１０２のアドレス入力となり、
ワーク領域がアクセスされるのは、もちろんの事図３に
示される空間がアクセス可能となる。
００”の場合、デコード信号１７がＬＯＷレベルとなる
為、セレクタ１２において、ＣＰＵ１００のアドレスバ
ス７が選択され、ＲＡＭ１０２のアドレス入力となり、
ワーク領域がアクセスされるのは、もちろんの事図３に
示される空間がアクセス可能となる。
【００１７】ＣＰＵ１００側のメモリアクセスルーチン
を図５に示す。図５に示す様にＣＰＵ１００は単にデー
タビツトＡ１３、Ａ１４、Ａ１５をセツトするだけでＹ
、Ｍ、Ｃ、Ｋの同一アドレスをアクセスすることができ
る。
を図５に示す。図５に示す様にＣＰＵ１００は単にデー
タビツトＡ１３、Ａ１４、Ａ１５をセツトするだけでＹ
、Ｍ、Ｃ、Ｋの同一アドレスをアクセスすることができ
る。
【００１８】［他の実施例］なお上述の実施例に於てＹ
、Ｍ、Ｃ、Ｋの４色の複数メモリとして説明しているが
、Ｙ、Ｍ、Ｃ、ＫのみＲ（レツド）、Ｇ（グリーン）、
Ｂ（ブルー）の三原色、あるいはＹ、Ｉ、Ｑの３色成分
信号、Ｌ、ａ、ｂ等他の色成分信号用の複数メモリであ
ってもよい。又レジスタと加算器を用いてアドレスの変
換を行なっているが、ＲＯＭ等の記憶可能な素子により
、ＣＰＵからのアドレスを入力とし、記憶素子の出力を
、メモリのアドレス入力とすることも可能である。
、Ｍ、Ｃ、Ｋの４色の複数メモリとして説明しているが
、Ｙ、Ｍ、Ｃ、ＫのみＲ（レツド）、Ｇ（グリーン）、
Ｂ（ブルー）の三原色、あるいはＹ、Ｉ、Ｑの３色成分
信号、Ｌ、ａ、ｂ等他の色成分信号用の複数メモリであ
ってもよい。又レジスタと加算器を用いてアドレスの変
換を行なっているが、ＲＯＭ等の記憶可能な素子により
、ＣＰＵからのアドレスを入力とし、記憶素子の出力を
、メモリのアドレス入力とすることも可能である。
【００１９】又、オプシヨンの追加用ＲＡＭ１５０を挿
着した場合にはその旨を示す信号を信号線１５１により
ＣＰＵ１００に伝える。この場合ＣＰＵ１００は図６に
示すフローチヤートにより、レジスタ８、９、１０、１
１の設定値を変更するものである。つまりレジスタ８は
“２０００Ｈ”のままで他のレジスタ９、１０、１１を
例えば“５０００Ｈ”、“８０００Ｈ”、“９０００Ｈ
”とすることができる。
着した場合にはその旨を示す信号を信号線１５１により
ＣＰＵ１００に伝える。この場合ＣＰＵ１００は図６に
示すフローチヤートにより、レジスタ８、９、１０、１
１の設定値を変更するものである。つまりレジスタ８は
“２０００Ｈ”のままで他のレジスタ９、１０、１１を
例えば“５０００Ｈ”、“８０００Ｈ”、“９０００Ｈ
”とすることができる。
【００２０】尚、オプシヨンＲＡＭ１５０の容量に応じ
て書き換えても良い。
て書き換えても良い。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
各色毎に独立してメモリを設ける必要がなく、又メモリ
の配分が細かく設定できる為、メモリの節約が計れる。 メモリを追加する際においても、各色毎に独立してメモ
リを設けていれば、各色毎に追加しなければならないが
、本発明においては、各色毎に追加する必要はなく、レ
ジスタの値を書きかえるだけでよく、細かなメモリ増設
が可能となる。
各色毎に独立してメモリを設ける必要がなく、又メモリ
の配分が細かく設定できる為、メモリの節約が計れる。 メモリを追加する際においても、各色毎に独立してメモ
リを設けていれば、各色毎に追加しなければならないが
、本発明においては、各色毎に追加する必要はなく、レ
ジスタの値を書きかえるだけでよく、細かなメモリ増設
が可能となる。
【図１】本発明の一実施例の要部構成を示すブロツク図
である。
である。
【図２】本発明の一実施例の装置全体の構成を示すブロ
ツク図である。
ツク図である。
【図３】従来方式によるメモリマツプ図である。
【図４】本発明の一実施例のメモリマツプ図である。
【図５】メモリアクセスルーチンを示す図である。
【図６】レジスタセツトルーチンを示す図である。
１ タイミング発生回路
８、９、１０、１１ レジスタ
４、１２ セレクタ
５ 加算器
１００ ＣＰＵ
１０２ ＲＡＭ
１５０ オプシヨンＲＡＭ
Claims (4)
- 【請求項１】 一つのメモリ空間上に複数の色成分信
号の夫々に対する固有メモリ空間を割り当てるカラーメ
モリ制御装置において、各色成分信号の前記一つのメモ
リ空間に対するオフセツトアドレスを記憶する手段と、
前記オフセツトアドレスと前記固有メモリ空間上の固有
アドレスから、前記一つのメモリ空間上の実アドレスを
求めるアドレス変換手段を有するカラーメモリ制御装置
。 - 【請求項２】 前記アドレス変換手段が前記オフセツ
トアドレスと前記固有アドレスを加算する加算器である
請求項１のカラーメモリ制御装置。 - 【請求項３】 メモリ容量の追加に応じて前記記憶手
段が記憶するオフセツトアドレスの値が書き換え可能で
ある請求項１又は２のカラーメモリ制御装置。 - 【請求項４】 メモリ空間上のワークエリアをアクセ
スする時は、前記アドレス変換手段を動作させない請求
項１、２又は３のカラーメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174891A JPH04338881A (ja) | 1991-05-16 | 1991-05-16 | カラーメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174891A JPH04338881A (ja) | 1991-05-16 | 1991-05-16 | カラーメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04338881A true JPH04338881A (ja) | 1992-11-26 |
Family
ID=14569189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11174891A Pending JPH04338881A (ja) | 1991-05-16 | 1991-05-16 | カラーメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04338881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152505A (ja) * | 1993-11-29 | 1995-06-16 | Canon Inc | データ転送回路 |
| US6564310B2 (en) | 1993-11-29 | 2003-05-13 | Canon Kabushiki Kaisha | Data transfer circuit and a recording apparatus and method using a predetermined offset for calculating start |
-
1991
- 1991-05-16 JP JP11174891A patent/JPH04338881A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07152505A (ja) * | 1993-11-29 | 1995-06-16 | Canon Inc | データ転送回路 |
| US6564310B2 (en) | 1993-11-29 | 2003-05-13 | Canon Kabushiki Kaisha | Data transfer circuit and a recording apparatus and method using a predetermined offset for calculating start |
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