JPH01239953A - Ｃｍｏｓ型ｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳ型ＬＳＩに関し、特にその設計手法に
おけるトランジスタ寸法と形状とを統一するようにした
ＣＭＯＳ型Ｌｌに関する。

〔従来の技術〕

従来、かかるＣＭＯＳ型ＬＳＩの設計においては、ゲー
トアレイ方式が一般に広く採用されている。このゲート
アレイ方式ではＭ　ＯＳ　トランジスタのチャネル長、
チャネル幅等のデイメンシコンと幾可学的形状は一種類
に固定されており、これはあらゆる回路に対応出来る汎
用性と、コンピュータを用いた自動配置・配線を可能に
するための必須条件になっている。また、スタントート
セル方式においてもゲートアレイ方式と同様にデイメン
シコンと幾可学的形状は一種類に固定されている。

第２図（ａ）、（ｂ）はそれぞれ従来の一例を説明する
ためのＣＭＯＳ型り、、　Ｓ　Ｉチップの平面図および
そのゲートアレイの拡大図である。

第２図（ａ＞に示すように、ＬＳＩチ・ツブ１はトラン
ジスタ等が形成される回路パターン領域２′とＩ１０バ
ッファおよびポンディングパッド領域４とからなり、回
路パターン領域２′には同一ディメンジョンおよび同一
の役回的形状を有する基本セル６が形成されている。

また、この様子は第２図（ｂ）に拡大して示すように、
同一サイズ、同一形状のトランジスタ素子８が相補型を
なすように形成されている。

〔発明が解決しようとする課題〕

上述した従来のＣＭＯＳ型ＬＳＩの設計において、回路
に対する汎用性と自動配置・配線の自由度との要求によ
りｌ・ランジスタのディメンジョンは駆動能力に余裕を
持った値に設定されており、−２・ずしも各トランジス
タに最適な値とはなっていない。そのため、かかる設計
により製造されたＣＭＯＳ型ＬＳＩは消費電力において
無駄を生じ、且つチップ面積の増大を招くという欠点が
ある。

本発明の目的は、かかる消費電力が少なく且つチップ面
積を小さくするＣＭＯＳ型ＬＳＩを提供することにある
。

〔課題を解決するための手段〕 本発明のＣＭＯＳ型ＬＳＩは、トランジスタのチャネル
長１チャネル幅等のディメンジョンとその幾可学的形状
各々を一種類に統一した第一のＭＯＳトランジスタ群と
、前記第一のＭＯＳトランジスタ群とは異ったディメン
ジョンに統一されたトランジスタ寸法を有し且つその幾
可学的形状を一種類に統一された第二のＭＯＳトランジ
スタ群とを設けて構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）〜（Ｃ）はそれぞれ本発明の一実施例を説
明するためのＣＭＯＳ型ＬＳＩチップの平面図と各トラ
ンジスタ群を構成するチップ用基本セルの拡大図および
メガ・マクロ用基本セルの拡大図である。

第１図（ａ）に示すように、ＣＭＯＳ型ＬＳＩチップ１
は集積回路パターン領域に第一のＭＯＳトランジス２群
２と、メモリー領域３と、第二のＭＯＳトランジスタ群
５とを形成し、チップ１の外周部にはＩ１０バッファー
およびポンディングパッド領域４が形成される。また、
第一のトランジスタ群２にはメガ・マクロ用基本セルフ
が形成されており、第二のトランジスタ群５にはチップ
用基本セル６が形成されている。

ところで、近年盛んに行われているゲートアレイ方式や
スタンダードセル方式では、あらかじめ用意されたファ
ンクションブロックを使用し、コンピュータによる自動
配置・配線が行われている。従って、ここで使われるフ
ァンクションプロ・ンクはその高さ、ピッチ等の幾度学
的定数が一定になっているのが普通である。一方、微細
化および高集積化が進むにつれ、１チツプで東男出来る
機能が増大し、その内で使われるファンクションブロッ
クも巨大化して行く傾向にある。これらはメガ・マクロ
と呼ばれ、８ビツトマイクロコンピユータやその周辺チ
ップの機能を丸ごと実現するものもある。

これは、第１図（ａ）に示すように、通常チップのある
部分（第一のトランジスタ群２）に集中的に配置される
ため内部配線長もそれ程長くなることはない。従ってメ
ガ・マクロ内の各トランジスタ７はその駆動能力を大き
くする必要がないため、チップ１全体にわたる配線を考
慮しなければならない他のトランジスタ６に比べて小さ
いサイズで充分その機能を果す事が出来る。

このように、駆動能力の異る２種類の基本セル６および
７を用意し、一方をメガ・マクロ用に、他方をチップ用
に使い分けることによりチップ１の面積を小さくするこ
とができ、また、消費電力をも低減させることが可能に
なる。尚、更に各トランジスタ群２および５内で基本セ
ルの高さ、ピッチ等の幾度学的定数を統一することによ
り、ＣＡＤ化にも充分対応することが出来る。

上述したトランジスタの大きさについては、第１図（ｂ
）および（Ｃ）に示すように、チップ用基本セル６を形
成する第一のＭ　ＯＳ　トランジスタ素子８に比べ、メ
ガ・マクロ用基本セルフを形成する第二のＭＯＳトラン
ジスタ素子９を小さく形成することを表わしている、 〔発明の効果〕 以」二説明したように、本発明のＣＭ　ＯＳ型ＬＳＩは
ディメンジョンとその役回学的形状を一種類に固定した
第一のトランジスタ群でメガ・マクロを構成し、且つ第
一のトランジスタ群とは異ったディメンジョンに固定さ
れた第二のトランジスタ群で他の論理回路を構成するこ
とにより、低消費電力且つ高集積（ヒさぜることができ
、しかもコンピュータによる自動配置・配線を実現する
ことかできるという効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）はそれぞれ本発明の一実施例を説
明するための０ＭＯ８型ＬＳＩチップの平面図と各トラ
ンジスタ群を構成するチ・・ｌプ用基本セルの拡大図お
よびメガ・マクロ用基本セルの拡大図、第２図（ａ）、
（ｂ）はそれぞれ従来の一例を説明するための０ＭＯ８
型ＬＳＩチップの平面図およびゲートアレイの拡大図で
ある。 １・・・ＣＭ　（’）　Ｓ型ＬＳＩチップ、２・・・第
一のトランジスタ群（領域）、３・・メモリ領域、・′
ｌｌ１０バッファおよびパッド領域、５・・・第二のト
ランジスタ群（領域）、６・・・ヂ・ツブ用基本セル、
７・・・メガ・マクロ用基本セル、８，９・・・トラン
ジスタ素子。

Claims (1)

【特許請求の範囲】
1. 　ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
   ランジスタを同一半導体基板上に形成されるＣＭＯＳ型
   ＬＳＩにおいて、前記ＰチャネルＭＯＳトランジスタと
   ＮチャネルＭＯＳトランジスタのチャネル長、チャネル
   幅等のディメンジョンおよび幾可学的形状を各々一種類
   に統一した第一のＭＯＳトランジスタ群と、前記第一の
   ＭＯＳトランジスタ群とは異ったディメンジョンに統一
   されたトランジスタ寸法を有し且つその幾可学的形状を
   一種類に統一された第二のＭＯＳトランジスタ群とを設
   けることを特徴とするＣＭＯＳ型ＬＳＩ。