JPH0120762B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ装置を制御することに係り、更
に具体的には機能制御のための制御装置用アドオ
ン制御モジユールの選択的な禁止に係る。

動作を制御するためのプログラム化マイクロプ
ロセツサ装置をすでに含んでいる静電複写機のよ
うな機械に付加的機能が追加される時に、このア
ドオン・メモリ・モジユールはこの追加機能のた
めの制御プログラムを備えてこの主プログラムと
相互接続されなければならない。この機能が動作
される前に、この制御コードは確認される。通常
の解決法において、所定の動作を妨げるコード・
エラーあるいは任意の他の故障はこの機械を停止
させそして保守要員の整備はこの問題を修正し且
つこの機械を所定のランニング条件に修復するた
めに要求される。

しかしながら、幾つかの機能はこの機械の停止
動作を必要としない。たとえば、コレータに欠陥
がある複写機はコピーを作り続けることができ、
これらのコピーは多コピーが丁合できないけれど
もこのコピー出口ホルダーに蓄積される。これ故
に、非基本的（絶対的に必要でない）な機能が故
障しているために全面的に複写機を停止させるこ
とは所望できない。

マイクロプロセツサ・ベースの制御装置（マイ
クロプロセツサを基本とした）制御装置の用法は
拡大されそして更に一般的になりつつある。制御
装置としてこのマイクロプロセツサ・ベースの装
置の人気を高める理由は、この利点を考えると容
易に明らかであり、特にハードウエアあるいは独
特な装置の論理回路ベースの制御装置と比べると
明らかになる。

この後者の制御装置は、コンピユーターによつ
て助成された時でも、夫々の異なる制御ステツプ
のための別個の状態を提供する複雑な設計を必要
とする。この設計の複雑度及び困難度はこの要求
された多数の状態の増加量に関して指数的に増加
する。この最も効率のよい制御装置を設計するこ
とは、この要求された作業量のために通常試みら
れさえしない。制御装置効率の増加量は、通常こ
の要求された付加的設計作業に比べて十分なもの
でない。この最終制御装置は、この導入に関して
多数の論理デバイス及びプリント回路板を要す
る。

このような金属配線型制御装置が完成される
と、これは通常ある時間の点検整備（デバツキン
グ）を要し、この点検整備は大きな制御装置の設
計時間の1/2以上の時間を要する。もしもこの設
計が、この被制御機械（制御される機械）に不測
の要件を含みあるいは新しい機能を追加するため
に変更されあるいは拡張されなければならないな
らば、これは設計変更することがほとんど不可能
であり、代りに全く新しい設計及び製作作業を必
要とする。

明らかなことに、この金属配線式の用法はこの
最終製品を完成するために要するハードウエア、
時間及び資源の面から高価につく。

これに反して、このマイクロプロセツサ・ベー
ス装置は更に容易に設計される。この設計の用法
は、この被制御装置のこれらの部品をこのマイク
ロプロセツサに相互接続するこの補助ゲート回路
及びこの補助駆動回路のために、ある量のハード
ウエア設計が必要になるけれども、主にプログラ
ミング作業を要する。

この最終装置はプログラムのコーデイングを変
えあるいは削除することによりあるいは別個のサ
ブルーチンを用いることにより簡単に変更され
る。同様に、この装置は新しいコーデイングある
いは新しいサブルーチンを加えることにより容易
に拡張される。

この得られた装置は、この要求されたデバイス
数において通常少なく、幾つかの事例において１
個のマイクロコンピユータ・チツプよりも多くな
い。逐次的な機械設計の代りにプログラミング作
業を用いること及び要求された少数の付加的デバ
イスが高価でない装置をもたらす。これらのまぎ
れもない観点から、このマイクロプロセツサが発
達した。

もちろん、マイクロプロセツサ制御装置の使用
に対して幾つかの欠点がある。この制御信号の入
出力信号処理は、ビツト並列方式で処理されるけ
れども、必然的に直列に実行されている。しかし
ながら、通常これはこのマイクロプロセツサがこ
の被制御機械の動作速度よりも速い速度で動作す
るためにあまり大きな欠点ではない。事実、この
マイクロプロセツサはこの機械が動作している間
の全時間のうちの少しの時間期間のみに用いられ
る。この記憶されたプログラムは、もしも読取専
用メモリに記憶されるならばあつらえて作らなけ
ればならないが、このようなデバイスの費用は減
少しそして大容量の電気的にプログラム可能なメ
モリ・デバイスの価格は愛好家でさえ手のとどく
範囲になつている。

プログラムを記憶するために読取専用メモリ・
デバイスを用いることは、このプログラムが変
更、削除あるいは追加により変更されなければな
らない時にそして特にこのプログラムが大きく且
つ複雑になる時に問題を提示する。このデバツグ
されたプログラムの変更は、危険を伴いそしてこ
のプログラムを全く不動作にする可能性をもたら
す。通常、このプログラムがたとえば静電複写機
のような機械のための制御プログラムとして書か
れる時に、この可能な機能の全ては予知できずそ
して備えることができない。大きな且つ複雑なプ
ログラムは、時々モジユールと称されるセグメン
トで通常書かれ、これらのセグメントはある成果
の主プログラムに連結される。この主プログラム
は、異なる位置に記憶される多数のサブルーチン
を用いることができ、そしてこれらのサブルーチ
ンへの呼び出し及び相互連結を備える。

新しいプログラムごとに個別の呼び出し
（Call）及び連絡（link）を設けるには、この主
プログラムが書かれる時に、たとえこの追加され
る機能の数がわかつたとしても、制限的多数の呼
び出し命令並びに連結命令及び過剰な戻りフラグ
指示を要する。これ故に、特にこのメモリが主に
読取専用メモリでありそして書込可能なメモリの
大きさが制限される場合に、多数のプログラミン
グの追加は特有の問題である。即ち、本明細書の
同一出願人によつて提出された審査中の出願番号
第089799号の出願明細書によつて指摘される問題
である。

ある機能のためのこのプログラムがこの主プロ
グラムに追加された時に、これが安全性の機能の
ようにこの機械の動作に絶対必要であつたりある
いはこれがコレータ制御装置のようにこの機械の
連続動作に絶対的に必要でなかつたりする。通
常、プログラム・エラーが発生した時に、この機
械は停止されそしてある指示が保守要員を呼ぶた
めに表示される。この機械が修理されるまで、こ
の機械は全く使用されない。

説明され且つ図示される本発明は、故障するこ
の機能の絶対的必要性を調べることにより、この
通常の用法の代案を提供しそして非基本的（絶対
的に必要でない）は機能なしでこの機械を連続動
作させる。

本発明に従えば、現存の主プログラムは別のメ
モリ・モジユールに記憶されたコードを追加する
ことにより増大され、これらのメモリ・モジユー
ルは、ある知られた基準ワードに相当する特定な
ワードをそこに記憶することによりその妥当性を
検査するための規定を有する。このモジユールが
アドレスされた時に、このテスト・ワードはこの
メモリが動作できるということを確認するために
この基準ワードに比較される。もしも動作ができ
ないならば、本発明はこのアドオン・プログラム
がこの主プログラムの連続動作に絶対必要である
かどうかを調べるために、他のテストを実行す
る。もしも絶対的に必要でないならば、この主プ
ログラムは続けられそしてもしも絶対必要である
ならば、この主プログラムは停止される。

本発明の利点は、たとえある非基本的な機能が
動作できないとしてもこの主プログラムによつて
制御される機械を動作し続ける能力がありそして
この通常の代案はこの故障が修復されるまで任意
の欠陥のためにこの機械の動作を停止することで
ある。

第１図に関連して、本発明が使用できる装置が
説明される。演算処理装置１０はメモリ・アドレ
ス・レジスタ１１及びメモリ・データ・レジスタ
１２を有する。このメモリ・アドレス・レジスタ
はアドレス・バス１４へ幾らかのビツトを供給
し、このアドレス・バスは代表的に16ビツトすな
わち16ラインからなり、すなわち二進化表記十進
数、“φ”乃至二進化表記十進数“15”である。
第１図の装置において、４つの最も重要なビツト
すなわち二進化表記十進数の12乃至15は解読器１
７に接続され、この解読器の出力は、16ラインか
らなる選択バス１８である。この選択バスのこれ
らのラインのうちの１ラインだけが、この解読器
１７の動作のために予定の時間に動作でき、この
解読器は先行技術において公知である。

残りのこの12アドレス・ビツトは平行に個々の
メモリ・アレイに接続されている。

代表的に８ラインのデータ・バス１９はこの演
算処理装置のメモリ・データ・レジスタ１２に接
続されている。このデータ・バス１９は、データ
を読取りあるいは書込み可能なメモリにデータを
書込むためにこのデータを供給するためのメモ
リ・アレイの夫々に並列に接続される。制御バス
１３が設けられ、これらのメモリ・アレイの夫々
に読取り或いは書込み及びタイミング等の信号を
伝送する。この制御バス１３は又夫々のメモリ・
アレイに並列に接続される。

このアドレス・バスの下位の12ビツトは、4096
個のメモリ位置から１つの位置を選択することが
できる。（以後、この文字Ｋは4096が4Kと書かれ
るように1024すなわち1000をあらわすために用い
られる。） 基底読取専用記憶装置メモリ・アレイ１０１は
8Kの位置を有するように示されている。これ故
に、２本の選択ライン１５及び１６はオア・ゲー
ト１０２に接続され、このオア・ゲートはメモリ
使用可能信号を供給する。この装置を説明する
に、メモリ使用可能化端子１（ME１）及びメモ
リ使用可能化端子２（ME２）の両方は、この関
連したメモリを使用可能にするために高レベル信
号を受け取らなければならない。（市販の利用可
能な多くのメモリ・アレイは、このメモリ・アレ
イを使用可能にするために１方の使用可能化入力
が高くそして他方の使用可能化入力が低くなけれ
ばならないように構成される。）メモリ・アレイ
１０１の第２のメモリ使用可能化端子ME２は、
このメモリのために必要でないから高電圧に接続
される。この選択バス１８の夫々のラインは、こ
の16ビツト・アドレスの最も重要な４つのデイジ
ツトに基づいて特定な4Kアドレス・グループを
選択する。これ故に、この8K基底メモリを利用
可能にするために、２本の4Kラインのうちの１
本が要求される。

メモリ・アレイ１０３は2K記憶位置（メモリ
位置）を有する読取書込メモリとして示されてい
る。11ラインのみがこの2Kメモリ位置のうちの
１つの位置を選択するために必要であるため、二
進化表記十進数“φ”乃至二進化表記十進数
“1φ”のアドレス・ラインのみがこのメモリ・ア
レイ１０３のこれらのアドレス入力に接続され
る。このメモリ・アレイ１０３を選択するため
に、このME２端子はこの二進化表記十進数
“11”（11）のアドレス反転されたバス・ライン
に接続される。（この真の信号及びこの反転信号
の両方がこのアドレス・バスから利用できると仮
定する。） CMOS不揮発性メモリ（電力損失の場合には
バツテリー１０５によつて電力を供給される）と
して示される第２の2Kメモリ・アレイ１０４は、
このメモリ・アレイ１０３と同じこの選択バス１
８からのラインに接続される。しかしながら、こ
のメモリ・アレイ１０４の端子ME２はこの反転
ラインの代りにこの二進化表記十進数“11”
（A11）のアドレス正常ラインに接続される。結
果的に、このメモリ・アレイ１０３及びこのメモ
リ・アレイ１０４の両方によつて示されたこの
4Kメモリは、この選択バス１８からの特定な選
択ラインによつて選択されるが、この個々のメモ
リ・アレイはこのアドレスの二進化表記十進数
“11”（A11）のビツトの状態によつて選択され
る。

2K記憶位置の能力を有するアドオン・メモ
リ・アレイ１０６は、この選択バス１８からの第
４番目のラインに接続されそしてこの第２のメモ
リ使用可能化端子がこの反転された二進化表記十
進数“11”のビツトに接続されるように示されて
いる。4K記憶位置を有する第２のアドオン・メ
モリ・アレイ１０７は、この選択バス１８からの
異なるラインに接続されそしてこの第２の使用可
能化端子は使用可能化正電圧に接続される。この
メモリ・アレイが4Kの記憶能力を有するために、
この選択バス１８からのこの出力ラインのみがこ
のメモリ・アレイ１０７を選択するために要求さ
れる。第２の2Kメモリ・アレイが追加された場
合に、このメモリ・アレイ１０６のこの第１の使
用可能化端子に接続されたこの選択バス１８から
の同一選択ラインは、この新しいメモリ・アレイ
のこのME1端子への入力として使用できそして
このME2端子はこの二進化表記十進数“11”の
正常ビツトに接続される。

新しいメモリ・アレイをこのアドレス・バスに
接続するためのプラグ１０８，１０９及び１１
０、制御バス並びにデータ・バスの夫々によつて
示されるように付加的メモリ・アレイを接続する
ために規定が設けられる。この選択バス１８から
の選択ラインが又設けられる。付加的な規定が他
のアドオン・メモリ・アレイのために設けられ
る。

このCMOSメモリ・アレイ１０４において、
メモリ（記憶）・スペースは、追加の新しいメモ
リ・モジユールが可能なかぎり最小のメモリを使
用しなければならないように通常制限される。こ
の追加の新しいモジユールが可能なかぎりこの主
プログラムにおいて最小の余分なプログラミング
を要することも所望される。

第２図は、メモリ・テーブル２２を含んでいる
このCMOS書込可能メモリ１０４の部分図を示
す。このメモリ・テーブルはこの装置に使用可能
な夫々のメモリ・アドオン・モジユールに相当し
たビツトを記憶するために用いられる。この次の
説明において、ビツトが夫々の2Kメモリ・モジ
ユールのために記憶されていると仮定される。し
かしながら、代りに、このメモリ・テーブルは
夫々のアドオン・メモリ・モジユールの開始アド
レスを含むことができるが、これは付加的大きさ
の記憶スペースよりも大きなスペースを要する。
たとえば、16ビツトからなるアドレスは、アドオ
ン・メモリ・モジユール当り２バイト要するが、
モジユール当り１ビツトを用いると８モジユール
に対して１バイトのみを要する。

このメモリ・テーブルにおいて、もしも追加さ
れたモジユールが動作しすなわち認可されるなら
ば、この相当したビツトはセツトされそしてもし
もこの相当したアドオン・モジユールのこのプロ
グラムが認可されないならば、このビツトはリセ
ツトされる。（もしもアドレスが記憶されるなら
ば、非ゼロ（non−zero）アドレスは、認可され
たアドオン・メモリ・モジユールを指示する。）
アドオン・プログラムの例は、演算処理装置制御
の複写機においてコレータのような複写機用機能
の制御に要求されるプログラムである。ある機能
は、もしもカストマーがこの機能を指示せず、た
とえばコレータを必要としないと決定するなら
ば、認可されない。

このCMOS書込可能メモリ１０４のスペース
を節約するために、このアドオン・プログラムへ
の転送に必要なこれらのアドレスは詳細に後述す
るように計算される。

第３図は、最初の位置がこのモジユール自体の
最初のアドレスを記憶することを示すアドオン・
モジユールのメモリ図である。一般的な場合に、
任意の基準値はこのプログラム・モジユールの任
意の予定したアドレスに記憶できる。もしもこの
プログラム・モジユールがテーブルを含まなけれ
ばならないならば、このテーブル・アドレスはユ
ーザ・プログラムによつてこのテーブルにアクセ
スさせるために、この最初のアドレスから予定し
たオフセツト（ずらし位置）すなわち変位に記憶
できる。このことは更に詳細に後述される。

１つ以上の検査文字が又このメモリ・モジユー
ルの他のレベルの確認を行うために記憶される。
検査文字は、循環冗長検査（CRC）文字、モジ
ユール−Ｎ残余カウンター（modulo−Ｎ
residue counter）文字あるいはブロツク・パリ
テイ文字である。これらの種類の検査文字は、先
行技術において公知である。たとえば、もしも残
余カウンターが確認のために用いられるならば、
この確認プログラムは、もしもこの記憶位置のビ
ツト数に等しいビツト数のみを保持する２進数で
あり、通常８であるとすれば、この記憶位置にこ
の値を加える。この計算の終りに、この８ビツト
の値は、256でこれらの記憶位置の全ての合計を
割つた後の残余すなわち残りをあらわす。これ故
に、この検査文字を除いたこれらの記憶位置の全
てを加えることは、この検査文字を発生し、この
検査文字はこの追加プログラムにおいてこのコー
ドの妥当性を確認するために比較される。同様
に、モジユール−２カウンターmodulo−
2countersは、夫々の記憶位置のこのバイトの
夫々のビツトのために使用できそして夫々のバイ
トはこの検査文字が到達されるとこれらのパリテ
イ・ビツトがこの検査文字に相当するようにこれ
らのモジユール−２カウンターに供給される。こ
れは、この検査文字を含む夫々のバイトをアキユ
ムレータで連続的に排他的論理和することに相当
する。ゼロ結果はこのコードを確認する。上述し
たように、これらの装置はこの先行技術において
公知でありそして更に詳細に説明されない。

このメモリの終端部に不定数の文字すなわちバ
イトとして第３図に示されるけれども、この
CRCあるいは他の検査文字はこのモジユールの
任意の位置に置かれる。このただ１つの制限は、
この検査文字及び他の基準文字が固定位置すなわ
ち固定ポインターによつて規定された位置にある
ことである。１つの実施例において、アドオン・
モジユールの最初の７バイトは、XX CCCC
PPPP QQQQの構成であつた。XXはこのアドレ
ス高順位の16進デイジツトであり、（この低順位
は通常ゼロである）、CCCCはCRC検査文字から
なる４つの16進デイジツト（２バイト）でありそ
してPPPP及びQQQQは他のテーブル等のための
２つの２バイト・ポインタである。

第１表において、本発明を実施するプログラム
のための代表的なフローチヤートがインライン処
理として示され、このインライン処理においてこ
れは端末ノードとしてコール（call）及びリター
ン（return）よりむしろ開始（begining）及び終
り（end）を有する。このCMOS書込可能メモリ
のこのテーブルは、Ａで指定されたブール・アレ
イを構成し、このアレイの位置はここで説明され
る処理に包括的に考慮される。このステツプ２は
ポイタｉを１の値にセツトする。次に、ステツプ
３で、このｉ番目のアレイ値が検査される。上述
したように、これはあるビツトあるいは16ビツト
である。このステツプ３によつて実行されたこの
検査は、このｉ番目のアレイ・エントリがゼロで
あるかどうかを調べる。もしもゼロでないなら
ば、この相当したモジユールは動作するために考
慮されなければならず、このｉ番目のモジユール
の最初の位置を読取るこのステツプ４を実行させ
る。この読取られたデータは基準値と比較され
る。この実施例を説明するに、このデータ及びこ
の基準値は等しく、この特定なメモリ・モジユー
ルのこの最初のアドレス・ワードを用いる。もし
もこれらの値がステツプ５において等しいとわか
つたならば、ｉ番目のプログラムへの呼び出し
（分岐及び連結）が実行されそしてこのｉ番目の
プログラムはこのステツプ６に指示されるように
実行される。これらのアドオン・プログラムは、
プログラム制御がこの呼び出し命令に続く命令に
返されるように戻り（return）を設けられる。

このｉ番目のアドオン・プログラムの終端部
は、このアレイ・テーブルの最後のエントリが検
査されたかどうかを調べるステツプ７への戻りを
生じる。もしも検査されたならば、このプログラ
ムはこの端末ステツプ10によつて指示されるよう
に終る。もしも検査されなかつたならば、１がこ
のポインタｉの値に加えられそしてこのサービ
ス・プログラムがこのステツプ３で再開する。も
しもこの追加プログラムが動作しないということ
をこのアレイのこのエントリがこのステツプ３で
指示するならばあるいはもしもステツプ５で、こ
の読取られたデータがこの基準値と一致しないな
らば、この時この最終検査ステツプ７が実行さ
れ、このｉ番目のモジユール・プログラムの実行
をスキツプする。

２つの確認サブルーチンはこれらの妥当性検査
を行うためのアルゴル言語で下記に示される。こ
の最初のVERSは、この所定のモジユールの最初
の位置を検査し、そこに記憶されたこのアドレス
がこのモジユールのアドレスに等しいかどうかを
調べる。もしも等しいならば、他のアレイＶに確
認ビツトがセツトされる。もしも等しくないなら
ば、Ｖ(i)はリセツトされそしてこのサブルーチン
はこの呼び出しプログラムに戻る。

この他方のVERは、この正しい基準値のため
のこの最初の位置を検査するのみならず、この残
余検査としてここに説明した確認検査を行う。す
なわち、これのメモリ位置のこれらの値はモジユ
ール−256（modulo−256）を加えられそしてこの
合計（残余）はこのモジユールのこの最後の（検
査）文字に対して検査される。この確認ビツトＶ
はもしもこれらが等しいならばセツトされる。さ
もなければ、この確認ビツトはリセツトされる。

これらの確認ルーチンは後述のこれらのプログ
ラムに用いられる。

宣言 VERS（ｊ、Ｖ）整数ｊ；ブールＶ；Ｖ：
イフ ＃（j^*2′11＋3^*2′12）＝（j^*2′11＋3^*2′12）
ゼン トルー エルス フオルス エンド VERS 宣言 VER（ｊ、Ｖ）整数ｊ、ｋ、MODSUM、
ｐ；ブールＶ；ｋ：＝j^*2′11＋3^*2′12；イフ
＃(k)≠ｋ ゼン ビギン Ｖ：フオルス；リタ
ーン エンド MODSUM：＝φ；フオア
ｐ：＝ｋステツプ １ アンテル ｋ＋2′12−
１ ドウ MODSUM：＝レム（MODSUM＋
＃（ｐ））、2′8）；Ｖ＝：イフ＃（ｐ＋１）＝
MODSUM ゼン トルー エルス フオルス エンド VER アルゴル・プログラムは第２表に示したこれら
のプログラム・ステツプを実行するために下記に
示される。このプログラムにおいて、このブー
ル・アレイＡ（CMOSテーブル）はこの手順の外
部に示され、このアレイがｎの値すなわち整数で
あるとしてこの手順に包括的であることを指示す
る。フオア（for）・ステートメントは１乃至ｎへ
進むｉの値のために総括的に実行される。このフ
オア・ステートメントは、第２表のステツプ２、
７及び８を実行する。このゴーツー（go to）値
は条件ステートメントであり、このステートメン
トはもしやこのアレイＡのｉ番目の要素が真（こ
のｉ番目のビツトのセツト）であるならば、この
時この＃によつて示されるようにこの模範式によ
つて計算された絶対アドレスにこのプログラムが
翻訳することを指示する。

この模範式は第１図のこの装置のために行われ
る計算を示す。第１図からわかるように、このメ
モリは12Kの位置を計算する固定モジユールを有
する。これ故に、このアドオン・メモリ位置は
12K（12288）の後にはじまる2Kステツプである。
この２進化表記十進数“11”の値（2K）はこの
ｉの値を掛けられそして３倍の二進化表記十進数
“12”に加えられ、この３倍の二進化表記十進数
“12”はこのゴーツー・ステートメントをこのｉ
番目のモジユールの最初のアドレスをさす。この
二進化表記十進数“11”の値はこの2K境界を増
加させそして３倍の二進化表記十進数“12”（3^*
2′12）はこの最初の12K固定位置のために必要な
この12Kのオフセツトを提供する。

ブール アレイ Ａ〔１：ｎ〕…… 宣言 CHKRUN（Ａ、ｎ）整数ｉ；ブールＶ；
フオアｉ：＝１ ステツプ１ アンテル ｎ
ドウ イフ Ａ〔ｉ〕ゼン ビギン vers（ｉ、
Ｖ）；ゴーツー イフ −Ｖ ゼン リターン
エルス ＃（i^*2′11＋3^*2′12）エンド エンド CHKRUN この第２表のフローチヤートは、より大きいプ
ログラムの一部のフローチヤートにおいて本発明
の代りの用法を示す。このプログラムは、これら
のアドオン・プログラムが用いられる複写機のよ
うな機械を動作するラン（RUN）・プログラムの
一部として説明される。この適切なモジユール
は、このステツプ２によつてこのポインターｉを
１にセツトすることにより開始する。このステツ
プ３はこのｉ番目のモジユールが妥当であるかど
うかを検査する。これは幾つかのテストからなる
ことができる。この説明において、このｉ番目の
モジユールは、もしも上述の手段、たとえば循環
冗長検査、ブロツク・パリテイ検査あるいは残余
カウンター等のうちの１つについての確認コード
に加えたこのアドレスに等しいワードをこの最初
の記憶位置が記憶するならば妥当と考えられる。
もしもこのｉ番目のモジユールが妥当であり且つ
確認されることをこれらのテストが証明するなら
ば、この時このｉ番目のアドオン・プログラムは
このステツプ６に示すように呼び出される。

この呼び出しプログラムによつて呼び出された
このｉ番目のアドオン・プログラムは、このコー
デイングの最初の部分にルーチンを有し、このル
ーチンはこのCMOSメモリのこの認可ビツトを
検査する。もしもこの認可ビツトがセツトされて
いないことをこのプログラムが判定したならば、
このルーチンはこの呼び出しプログラムに直ちに
戻る。もしもこの認可ビツトがセツトされている
ならば、このプログラムがランされそして制御は
この呼び出しプログラムに戻り、この呼び出しプ
ログラムにおいてこのステツプ７でこれが最後の
アドオン・プログラムであるかどうかを調べるた
めに検査が行なわれる。もしも最後のアドオン・
プログラムでないならば、このポインターｉはこ
のステツプ８で増加されそしてこの上述のシーケ
ンスは繰返される。

このステツプ３で、もしもこのｉ番目のモジユ
ールが無効であると判定されると、この認可ビツ
トはこのステツプ４によつて検査される。もしも
この認可ビツトがセツトされていないならば、こ
のプログラムはこのステツプ７及び８によつてこ
の次のアドオン・モジユールを調べる。もしもこ
のｉ番目のモジユールが認可されるならば、この
時経過記録エラー（LOGERR）・ルーチンはこの
ステツプ５に示すように呼び出される。これは妥
当なコードがあるべきところに無効なコードが存
在したことの表示を記憶する。

これらのプログラムの全てが検査されあるいは
ランされてしまつたことをこのステツプ７が調べ
た後に、このプログラムはこの主プログラムに続
く。この次のアルゴル・プログラムは第２表に示
したこれらのステツプを実行させるプログラムの
詳細部を示す。

この前述のプログラムのように、このブール・
アレイＡはこのプログラムに包括的である。再
び、このフオア・ステートメントはこのステツプ
２、７及び８に示したようにこのポインターの操
作を達成する。上述したようにこの確認サブルー
チンはこのブール変数Ｖのこの値をセツトするた
めに呼び出される。

ブール アレイ Ａ〔１：ｎ〕…… 宣言． VRUN（Ａ、ｎ）整数ｉ；ブールＶ；フ
オアｉ：＝１ ステツプ １ アンテル ｎ
ドウ ビギン ver（ｉ、Ｖ）；ゴーツー イフ
Ｖ ゼン ＃（i^*2′11＋3^*2′12）エルス イ
フ Ａ〔ｉ〕ゼン logerr(i) エンド エンド VRUN ADDONPROGiとして下記に示されるこの呼
び出されたプログラムは、これらの最初のステー
トメントのうちの１つとしてこの認可ビツトの検
査を有し、この検査はもしもこの認可ビツトがセ
ツトされないならばこの呼び出しプログラムに戻
される。

ブール アレイ Ａ〔１；ｎ〕…… 宣言． ADDONPROGI……イフ −Ａ〔ｉ〕ゼ
ン リターン…… このLOGERR(i)サブルーチンは詳細に示され
ない。これは単にこのプログラムに付随的であり
そして要するにこのｉ番目のモジユールが失敗で
あつたということを記録するために特定な位置に
この値ｉを単に記憶する。このようなサブルーチ
ンはこの先行技術において通常の技術である。

第３表において、アドオン・プログラムをラン
させるための代用ルーチンは、この機械が最初に
オンに切り換えられる時に実行されるパワーオン
リセツト（Power ON Reset）プログラムのよ
うな準備ルーチンの一部として示され、このパワ
ーオンリセツト・プログラムは夫々のモジユール
をテストしそしてもしも妥当ならば、この読取書
込メモリのような書込可能メモリのテーブルＥに
使用可能化ビツトをセツトし、このスペースをこ
のCMOSメモリに保存する。これらのステツプ
は第２表のこのルーチンに類似している。しかし
ながら、このステツプ８はこのｉ番目のプログラ
ムを呼び出す代りに、この使用可能化アレイＥに
この使用可能化ビツトをセツトする。のちほど、
このプログラムの所定の場所に、このｊ番目の使
用可能化ビツトは、このｊ番目のモジユールにお
いてこのプログラムを実行させるかどうかを調べ
るためにテストされる。もしもこの使用可能化ビ
ツトがセツトされているならば、この時ｊ番目の
モジユールはこのステツプ12に示されるように呼
び出される。

このプログラムの一部は又、もしも不動作であ
るために後から判定される機能をｋ番目のプログ
ラムが制御できることを機械条件が指示するなら
ばステツプＢに示すような使用可能ビツトをリセ
ツトできる。このPORがこのプログラムを使用
可能にしたけれども、これは第３表に示すように
次のイベントの情報で無能にされる。

このプログラムは適当なアルゴル・プログラム
で下記に詳述される。この使用可能化アレイＥは
又このプログラムに包括的に考慮される。このス
テツプ12及び13は又この主プログラムの任意の位
置でこのアドオン・プログラムを実行させるため
に示されている。このステツプ13は又このｋ番目
のプログラムのこの使用可能化ビツトをリセツト
するように示されている。もしもこのｋ番目のプ
ログラムが使用可能にされなかつたならば、この
ステツプが効果を有さず、もしもこれが使用可能
にされたならば、このステツプがこれを無能にす
ることがわかる。もちろん、次のステツプはこの
プログラムを使用可能にするために使われない。
この使用可能化ビツトはこのプログラムが確認さ
えさえすればセツトされる。この前述のプログラ
ムの場合のように、この呼び出しプログラムはこ
の認可ビツトを検査する。代用的に、この認可ビ
ツトはこの使用可能化ビツトをセツトする前に検
査できる。このような変更は、この応用を授受し
たこの先行技術において通常の技術的に明らかで
ある。

ブール アレイ Ａ〔１；ｎ〕、Ｅ〔１；ｎ〕、…… 宣言． SPROG（Ａ、Ｅ）整数ｉ；ブール
Ｖ；フオアｉ：＝１ ステツプ １ アンテル
ｎ ドウ ビギン ver（ｉ、Ｖ）；Ｅ〔ｉ〕：
＝Ｖ エンド エンド SPROG…… ゴーツー イフ Ｅ〔ｊ〕ゼン＃（（ｊ−１）^*
2′11＋3^*2′12）……Ｅ〔ｋ〕：＝イフ（cond）ゼ
ン フオルス…… 上述において、エラーはもしもこのプログラ
ム・コードにおける故障が検出されたならば経過
記録された。もしもこの関連した機能がこの複写
機の主機能に絶対的に必要でないならば、この機
械を動作し続けさせることが、特に多数の利用者
の使用環境において所望される。もしもこの複写
機の未公認の使用を妨げる安全性機能のように、
機能がこの複写機の動作に絶対必要であるなら
ば、この時この機能の故障はこの問題が修復され
てしまうまでこの複写機の動作を更に禁止する。
これはもしもこの機能がこの複写機の任意の重要
な機能を制御するためにこの主制御プログラムと
相互作用するならばやはり正当である。

ある機能が考えられる前にこの基本制御プログ
ラムが書かれるから、この主プログラムはこの特
定な機能のためにくふうされない。この主プログ
ラムが完全にデバツグ（手直し）されてしまつた
後に加えられた夫々の機能のためにこの主制御プ
ログラムを変更することはコスト的に効率よくな
い。しかしながら、この主プログラムはこの追加
されたプログラムが正しいかどうかすなわち任意
の理由のために実行できないかどうかを調べるこ
とができなければならない。もしも正しくないな
らば、この時この主プログラムはこの不動作の機
能が絶対必要なものであるかどうかを調べること
ができなければならない。

実行可能でないと判定されたこの機能がこの機
械の連続動作に絶対必要であるかどうかを調べる
ために、このアドオン・コードはバイトF33とし
て第３図に示したフラグ（ビツトあるいはバイ
ト）を含み、このバイトF33はこのアドオン・メ
モリ・モジユールにおいてこの最初のアドレスに
続いた位置に位置づけられる。上述し且つ図示し
たようにエラーを経過記録する代りに、このプロ
グラムはこのＦフラグがセツトされているかどう
かを検査する。もしもセツトされているならば、
この機械はこの機能なしにランされる。もしもセ
ツトされていないならば、この機械の動作は禁止
される。これらの上述のプログラムにおいて、こ
のエラー経過記録はこの機能フラグＦを検査しそ
してもしもこの機能が絶対的に必要であり、すな
わちもしもこのフラグがリセツトされるならばこ
の複写機を停止するサブルーチンへの呼び出しに
よつて置き換えられる。

もちろん、もしもこのフラグがセツトされてい
るならばこのフラグは絶対必要であると考えられ
るが、これによりこの機能はもしもこのフラグが
リセツトされたならば絶対的に必要でないと考え
られる。もしもこのメモリ・モジユールが失敗で
ありそして正しく読取られていないならば、ピツ
トの不在は多分リセツト・フラグとして読取られ
なければならない。これ故に、不履行条件は非基
本的（絶対的に必要でない）条件であると考えら
れ、この非基本的条件はこの不動作機能がもしも
他の点で指示されなければ絶対必要であると仮定
されるから所望されない。

これは、機能が読取可能でないメモリのために
動作できない時にこの機械の企てた動作を妨げ、
この仮定はこれと反対の指示がない時にこの機能
が絶対必要であるということである。

この上述のサブルーチンのプログラム例が説明
される。再び、このアレスＦはこのサブルーチン
に包括的に考慮される。

ブール アレイ Ｆ〔１；ｎ〕…… 宣言． CHKFTRE イフ Ｆ〔ｉ〕ゼン リタ
ーン ストツプ エンド 本発明は使用できる制御装置が第４図に示され
ている。この被制御機械のためのこれらの制御信
号は幾つかの読取専用メモリ・モジユール４０及
び４１に記憶されている。これらのモジユールか
らのこれらの出力信号はこれらのモジユールの
夫々に接続されている。これらのモジユール、ア
ドレス・バス及びオア・ゲート組は、追加モジユ
ールがこの説明装置に追加される。

これらのモジユールからのこれらの出力信号
は、２組の信号すなわち制御信号及び次のアドレ
ス信号に分類される。この制御信号は、アンド・
ゲート棒４４を介してこの被制御機械に伝送され
そして選択スイツチ網４５及びアドレス発生器４
６にも追加される。

この次のアドレス信号は又このアドレス発生器
４６並びに比較器４７及びアンド・ゲート４８に
印加される。このアンド・ゲート４８のこの次の
アドレスが全て１である時に出力信号を印加す
る。この信号は、このアンド・ゲート網４４を禁
止する反転器４９により反転され、この被制御機
械にこの制御信号を伝送することを妨げる。この
アンド・ゲート４８からのこの出力信号は又ｐ信
号として逐次制御器４１０に印加される。

この比較器４７からのこの出力信号はＥ信号と
してこの逐次制御器に印加される。この逐次制御
器４１０への他の入力信号はクロツク源４１１か
らのクロツク信号、この選択スイツチ網４５から
のＳ信号及びこの制御信号群のうちのこの少なか
らず重要なビツトからのＦ信号を含んでいる。こ
のＦ信号は、下記に詳述されるようにこの逐次制
御器において発生されたＧ信号によりこの逐次制
御器４１０においてゲートされる。リセツト信号
及びスタート信号もこの逐次制御器に印加され
る。

第４図に示したこの装置の動作は、この逐次制
御器４１０のいろいろな状態を示す第６図の状態
図に関連して次のように要約される。このスター
ト信号がこの逐次制御器４１０によつて受け取ら
れると、信号はこのアドレス発生器４６に印加さ
れ、このアドレス・バス４３に印加されるべき全
てゼロすなわち0000（基数16）のアドレスを生じ
る。この逐次制御器４１０からのRD（読取）信
号は、このアドレスされる最初のモジユール４０
をこの最初の位置にアクセスさせ、このモジユー
ルにこの主動作プログラムが記憶されている。こ
のアドレスされた位置の内容はこのデータ・レジ
スター（POMDR）に置かれ、このオア・ゲート
網４２を通過しそしてこれらの群に従つて経路を
決められる。この制御信号はこのアンド・ゲート
網４４を介してこの被制御機械に印加されそして
この次のアドレス信号はこのアドレス発生器４６
に印加される。

この次のクロツク・パルスに、このアドレス発
生器はこの次のアドレスによつて決定されたこの
アドレス・バス４３に出力信号を発生する。この
アドレスされたモジユールのこの内容は前述のよ
うにアクセスされ且つゲートされる。この主プロ
グラムはこの最初のモジユール４０の中にあると
仮定される。

この主プログラムのある区切り点で、実行され
るプログラムのアドオン・モジユールがあるかど
うかの検査が行なわれる。区切り点は全て１の次
のアドレスによつて指示される。これはこのアン
ド・ゲート４８によつて検出され、このアンド・
ゲート４８はこの逐次制御器４１０にこのｐ信号
を発生しそしてこの制御される機械へのこの制御
信号のゲートを、この反転器４９を介して禁止す
る。この区切り点で、この制御信号は、この特定
な区切り点でランされるこの機能プログラムを確
認する。

ある区切り点で、この制御信号は、この特定な
サブルーチンが導入されることを指示する関連し
たスイツチを設定することに関してこの選択スイ
ツチ網４５で比較される。所定のＳ信号はこの所
望のサブルーチンが現われたかどうかを指示する
ためにこの逐次制御器４１０に印加される。もし
も現われないならば、この逐次制御器４１０はこ
の主プログラムをランさせ続けるため、適当な信
号をこのアドレス発生器４６に発生する。

もしもこの選択されたサブルーチンが現われた
ことをこのＳ信号が指示するならば、この時この
逐次制御器４１０は信号をこのアドレス発生器４
６に印加し、この次の順次イベントを起す。この
選択されたサブルーチンを含んでいるこのモジユ
ールの最初のアドレスは、このアドレス・バス４
３にゲートされそして又この比較器４７に印加さ
れ、このアドレスはこれらの制御信号ライン上へ
の値である。このアクセスされた位置のこの次の
アドレスは又この比較器４７に印加され、この比
較器４７はもしもこのアドレス及び検索された次
のアドレスが等しいならばこの逐次制御器４１０
にＥ信号を印加する。

もしもこの比較器４７が等価を指示する出力信
号を発生するならば、このアドレスは２だけ増加
されそしてこのサブルーチンは実行される。この
サブルーチンは戻り命令を有し、この戻り命令は
このサブルーチンが完了した時にこの主プログラ
ムへ復帰させる。

もしもこのアドレス及びこの検索された次のア
ドレスが等しくなければ、この時このアドレスは
１だけ増加されそしてＦフラグはこのアドレス・
バイトに読くこのアドレスで検査される。もしも
このＦフラグがセツトされているならば、このア
ドレスは１だけ増加されそしてこの主プログラム
は再び始まり、通常この後にこの選択された機能
が動作できないという任意の種類の表示をこの操
作員に発生する。もしもこのＦフラグがセツトさ
れていないならば、この時この機械はこの逐次制
御器４１０によつて停止状態にされる。

これらのいろいろなステツプの状態数がこの
個々のステツプ関連して第６図に示されている。

第４図のこの装置に用いるための適当な逐次制
御器は第５図に示されている。４つのトリガー型
Ｊ−Ｋフリツプ・フロツプ50乃至53は、この現在
の状態を調べるために用いられる。このＥ信号、
Ｐ信号、Ｆ信号並びにＳ信号及びこれらの反転さ
れた値は、夫々のクロツク・パルス（CLK）で
この次の状態を調べるために、このフリツプ・フ
ロツプ５０乃至５３からの出力信号と共に用いら
れる。このリセツト信号は全てのフリツプ・フロ
ツプをリセツトしそしてこのスタート信号はこの
逐次制御器４１０をこの１状態（0001）にするた
めにこの少なからず重要なフリツプ・フロツプ５
０をセツトする。

これらのフリツプ・フロツプからの出力信号は
又解読器５６に印加され、この解読器はこれらの
フリツプ・フロツプ５０乃至５３によつて調べら
れるようにこれらの状態の夫々のための独特な出
力信号を発生する。これらは、更に詳細な後述か
らわかるようにこのアドレス発生器のための制御
信号である。このＧ信号は、この論理ゲート構成
５５によつて発生される。このRD信号はこの状
態３及び１４のオア機能により発生される。

このアドレス発生器４６のための適当な回路は
第７図に示される。マルチプレクサ７２は入力信
号として、これらのメモリ・モジユールからの制
御信号及び次のアドレス信号並びに加算回路の出
力信号及びアース（論理的にゼロ）信号を受け取
る。１組の入力制御ビツトＡ及びＢは、このマル
チプレクサ７２のこの出力にゲートされるこれら
の入力信号を選択し、このマルチプレクサはレジ
スター７３に接続される。このレジスター７３へ
のこれらの入力信号はラツチ信号によつてこのレ
ジスターに記憶され、このラツチ信号はオア・ゲ
ート７４によつて印加される。このレジスターの
これらの出力信号はこのアドレス・バスに接続さ
れ、このレジスターの値に１あるいは２の値を加
える加算回路７５の入力にも接続されそしてこの
合計はこのマルチプレクサ７２のこれらの入力の
１つの接続される。

これらの入力信号Ａ及びＢは２つのオア・ゲー
ト７６及び７７によつて個々に印加される。両方
のオア・ゲートが動作する時に、これらの制御信
号の入力信号はこのマルチプレクサの出力及びこ
のレジスター７３のこれらの入力端子にゲートさ
れる。

これらのオア・ゲートへのこれらの入力信号及
びこの加算回路７５のこの＋２入力はこの逐次制
御器４１０からのこれらの状態信号である。この
マルチプレクサ７２へのこのＡ及びＢの制御入力
信号はこのマルチプレクサからのこれらの出力信
号がゼロであり、この複写機のこの動作を開始す
るためのこの最初のアドレスであるように状態ゼ
ロのために両方ともゼロである。状態１に関し
て、このマルチプレクサからのこの出力はこの次
のアドレス信号群であり、この信号群はこれらの
プログラムされた制御ステツプがこれらのメモ
リ・モジユールから検索されるところのこの順序
を制御する。このアドレス発生器４６の動作は第
６図に示したこの状態のフローチヤートから明ら
かである。

適当なスイツチ選択網４５が第８図に示され
る。これらの制御信号は解読器８１において独特
な論理信号に解読され、この論理信号はアンド及
びオアの回路網８２において複数個のアンド・ゲ
ートのうちの１つに印加される。（説明の目的か
らたつた３個のアンド・ゲートが示されている。）
これらの解読された制御信号によつて表わされた
この機能に相当するスイツチは、もしもこのスイ
ツチが閉じられるならば、このＳ信号がこの回路
網８２からのこのオア・ゲート出力に印加される
ように、この回路網８２の相当するアンド・ゲー
トに印加される。これ故に、もしもこれらの制御
信号によつて確認されるように所望のサブルーチ
ンに相当するこのスイツチが閉じられ、このプロ
グラム・メモリ・モジユールが導入されることを
指示しそしてこの所望のサブルーチンが呼び出さ
れなければならないことをこれらの解読された制
御信号が指示するならば、このＳ信号は上述した
ように発生される。

本発明を実施するための装置の変形であるプロ
グラム化演算処理装置及びプログラム化制御装置
の両方が詳細に図示され且つ説明された。この装
置はアドオン・プログラムを実行するためにプロ
グラム化制御装置を許容し且つもしもこれらのア
ドオン制御プログラムのうちの１つのプログラム
が失敗しすなわち動作できないならばこの被制御
機械が動作し続けるかどうかを調べる能力を組み
込んでいる。

第１表：チエツクラン・プログラム・モジユール １ 開始 ２ ｉ＝１ ３ Ａ(i)：＝：０？(7)〓ｉ番目のモジユールが動
作するか？〓 ４ データとしてｉ番目のモジユールの最初の位
置を読取る ５ データ：＝：基準値？(7)′ ６ ｉ番目のモジユールの呼び出し〓モジユール
ｉは絶対アドレスi^*2′11＋3^*2′12で呼び出され
る〓 ７ ｉ：＝：ｉの最大値？(10) ８ （＋１）ｉ ９ (3) 10 終了 第２表：代用チエツクラン・プログラム・モジユ
ール １ 開始 ２ ｉ＝１ ３ Ａ(i)：＝：１？(6)〓ｉ番目のモジユールは妥
当か？〓 ４ Ｖ(i)：＝：１？(7)〓ｉ番目のモジユールは認
可されているか？〓 ５ 経過記録エラー〓サブルーチンがこのエラー
を経過記録するために呼び出される〓 ６ モジユールｉの呼び出し ７ ｉ：＝：ｉの最大値？(10) ８ （＋１）ｉ ９ (3) 10 終了 第３表：SPROG プログラム・モジユール １ 開始 ２ Ａ(i)：＝：１？(8)〓ｉ番目のモジユールは妥
当か？〓 ３ Ｖ(i)：＝：１？(5)′〓ｉ番目のモジユールは
認可されているか？〓 ４ ロガー 〓エラーの経過記録〓 ５ ｉ：＝：ｉの最大値？(10) ６ （＋１）ｉ ７ (2) ８ Ｅ(i)＝１ ９ (5) 10 継続 〓主プログラムが実行される〓 11 Ｅ(j)：＝：０？（13） 12 ｊ番目のプログラムの呼び出し 〓ｊ番目の
アドオン・プログラムが実行される〓 13 Ｅ(k)＝０ 14 終了

【図面の簡単な説明】

第１図は本発明が実用的であるところの装置の
ブロツク図であり、第２図は書込可能な不揮発性
メモリのスペース図表、第３図はアドオン読取専
用メモリ・モジユールのスペースの図表、第４図
は本発明を実施するのに適する装置のブロツク
図、第５図は第４図の装置に逐次制御器として用
いるのに適する論理回路のブロツク図、第６図は
第４図の装置において状態の順序を示す状態のブ
ロツク図、第７図は第４図の装置においてアドレ
ス発生器として用いるのに適する論理回路図、第
８図は第４図の装置においてスイツチング網とし
て用いるのに適する論理回路図である。 １１，１２……レジスター、１０……演算処理
装置、１０１……記憶装置、１０３，１０４……
メモリ・アレイ、１０４，１０６……アドオン・
メモリ・アレイ、１７……解読器、１３，１４，
１８，１９……バス、４０，４１……メモリ・モ
ジユール、４１０……逐次制御器、４５……選択
スイツチ網、４６……アドレス発生器、４７……
比較器、４２……オア・ゲート網、４８，４４…
…アンド・ゲート、４９……反転器。

Claims (1)

1. 【特許請求の範囲】 １ (イ) 制御ワードを記憶するための主記憶手段
   と、 (ロ) 上記制御ワードに選択的にアクセスするため
   のアクセス手段と、 (ハ) 上記制御ワードから導出された制御信号を、
   制御される機械に供給するための手段と、 (ニ) 上記アクセス手段に接続され、追加の制御ワ
   ードを記憶するためのアドオン・メモリ手段
   と、 (ホ) 上記アクセス手段によつてアクセスされた上
   記追加の制御ワードに応答して、該追加の制御
   ワードの有効性を検査するための検査手段と、 (ヘ) 上記検査手段に応答して、上記追加の制御ワ
   ードが上記制御される機械の動作に必須である
   かどうかを判断するための判断手段と、 (ト) 上記判断手段に応答して、上記追加の制御ワ
   ードが有効でなく且つ上記制御される機械の動
   作に必須でないときに、上記アクセス手段をし
   て該有効でない追加の制御ワードを迂回させる
   ための手段とを具備する、 機械の制御装置。