JPH01208798A - 記憶装置 - Google Patents
記憶装置Info
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- JPH01208798A JPH01208798A JP63032259A JP3225988A JPH01208798A JP H01208798 A JPH01208798 A JP H01208798A JP 63032259 A JP63032259 A JP 63032259A JP 3225988 A JP3225988 A JP 3225988A JP H01208798 A JPH01208798 A JP H01208798A
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- 230000015654 memory Effects 0.000 claims abstract description 70
- 238000005520 cutting process Methods 0.000 claims description 5
- 230000002950 deficient Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 18
- 230000007547 defect Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は集積化されたメモリーにかかわり、特に通常の
メモリーセルと予備のメモリーセルとを置きかえる冗長
回路に関するものである。
メモリーセルと予備のメモリーセルとを置きかえる冗長
回路に関するものである。
従来の技術
近年、半導体集積回路、とりわけ、ダイナミックランダ
ムアクセスメモリを始めとするメモリの分野では高集積
化が進展し、配線幅、配線間隔など各パターンの形状が
極めて微細化している。その結果、製造工程におけるこ
れまで問題とならなかったような微細なパターン（ずれ
等により製品が不良となる。その一方でチップ面積はま
すます拡大していく傾向にあるため、製造歩留を向上さ
せることか困難となってきている。メモリーでは大部分
のパターン欠陥はチップのほとんどの面積を占めるメモ
リーセルアレイの部分で発生しているため、予備のメモ
リーセルを配置し、前工程終了後のウェーハ検査後不良
のメモリーセルと置きかえるという冗長回路技術が導入
されるようになってきた。予備のメモリーセルを増すと
救済できる製品数が増大し製造歩留が向上するが、その
一方でチップ面積が大きくなってしまう。
ムアクセスメモリを始めとするメモリの分野では高集積
化が進展し、配線幅、配線間隔など各パターンの形状が
極めて微細化している。その結果、製造工程におけるこ
れまで問題とならなかったような微細なパターン（ずれ
等により製品が不良となる。その一方でチップ面積はま
すます拡大していく傾向にあるため、製造歩留を向上さ
せることか困難となってきている。メモリーでは大部分
のパターン欠陥はチップのほとんどの面積を占めるメモ
リーセルアレイの部分で発生しているため、予備のメモ
リーセルを配置し、前工程終了後のウェーハ検査後不良
のメモリーセルと置きかえるという冗長回路技術が導入
されるようになってきた。予備のメモリーセルを増すと
救済できる製品数が増大し製造歩留が向上するが、その
一方でチップ面積が大きくなってしまう。
以下に従来の記憶装置について説明する。
第８図は従来の記憶装置のブロック図であり、第８図に
おいて、１は正規のメモリーセルアレイ、２は予備のメ
モリーセルアレイ、１１〜１８はメモリーセルを選択す
る行線（メモリーセル選択線）、２１．２２は予備の行
線、３は行選択器、４は行線駆動回路、５は予備の行線
を駆動する予備行線駆動回路、６，７は不良の行線のア
ドレスを記憶する不良アドレス記憶回路、φＷ。
おいて、１は正規のメモリーセルアレイ、２は予備のメ
モリーセルアレイ、１１〜１８はメモリーセルを選択す
る行線（メモリーセル選択線）、２１．２２は予備の行
線、３は行選択器、４は行線駆動回路、５は予備の行線
を駆動する予備行線駆動回路、６，７は不良の行線のア
ドレスを記憶する不良アドレス記憶回路、φＷ。
φＷＳ、φ旧、φＲ２は各ノード、ＡＯ，Ａ１．Ａ２は
アドレス入力である。
アドレス入力である。
第９図はアドレス入力ＡＯ−Ａ２と行選択器３で選択さ
れる行線１１〜１８との関係を示す論理値図、第１０図
は第８図における不良アドレス記憶回路６の回路図であ
る。第１０図において６００および６１１〜６１６はト
ランジスタ、６０１〜６０６は不良アドレス記憶用ヒユ
ーズ、φＲはクロック、ＶＣＣは正電位の電源である。
れる行線１１〜１８との関係を示す論理値図、第１０図
は第８図における不良アドレス記憶回路６の回路図であ
る。第１０図において６００および６１１〜６１６はト
ランジスタ、６０１〜６０６は不良アドレス記憶用ヒユ
ーズ、φＲはクロック、ＶＣＣは正電位の電源である。
従来の記憶装置についてその動作を説明する。
まず、予備のメモリーセルアレイを使用しないときは、
第８図において、アドレスＡＯ，Ａｌ。
第８図において、アドレスＡＯ，Ａｌ。
Ａ２が入力されると、第９図の論理値図に従い、行選択
器３が選択すべき行線を決定する。次に、ノードφｗｓ
がハイレベルとなり行線駆動回路４が動作し、ノードφ
Ｗをハイレベルにする。その結果、行選択器３で選ばれ
た行線がハイレベルになり、正規のメモリーセルアレイ
上のメモリーセルが選択される。
器３が選択すべき行線を決定する。次に、ノードφｗｓ
がハイレベルとなり行線駆動回路４が動作し、ノードφ
Ｗをハイレベルにする。その結果、行選択器３で選ばれ
た行線がハイレベルになり、正規のメモリーセルアレイ
上のメモリーセルが選択される。
次に正規のメモリーセルアレイの一部を予備のメモリー
セルアレイの一部と置きかえる方法について説明する。
セルアレイの一部と置きかえる方法について説明する。
今、行線１２に接続されたメモリーセルに不良があり、
行線１２と予備の行線２１とを置きかえる場合を考える
。このとき、第１０図のヒユーズ６０１，６０４，６０
６の３本を切断するとトランジスタ６１１，６１４，６
１６及びアドレス入力ＡＯ，Ａ１．τ丁が切り離される
。
行線１２と予備の行線２１とを置きかえる場合を考える
。このとき、第１０図のヒユーズ６０１，６０４，６０
６の３本を切断するとトランジスタ６１１，６１４，６
１６及びアドレス入力ＡＯ，Ａ１．τ丁が切り離される
。
その結果行線１２を選択すべく外部よりＡＯ＝１（ハイ
レベル）、ＡＩ＝Ｏ（ローレベル）、Ａ２＝Ｏを入力す
ると、第１１図に示すようにＡＯ＝０．Ａ１＝Ｏ，Ａ２
＝Ｏとなり、φＲＩ＝１となる。（トランジスタ６００
はノードφ旧のプリチャージトランジスタであり、冗長
回路動作時はクロックφＲはローレベルとなっている。
レベル）、ＡＩ＝Ｏ（ローレベル）、Ａ２＝Ｏを入力す
ると、第１１図に示すようにＡＯ＝０．Ａ１＝Ｏ，Ａ２
＝Ｏとなり、φＲＩ＝１となる。（トランジスタ６００
はノードφ旧のプリチャージトランジスタであり、冗長
回路動作時はクロックφＲはローレベルとなっている。
）ノードφＲ１がハイレベルになると、第８図において
予備行線駆動回路５が動作し、予備の行線２１が選択さ
れる。一方、ノードφ旧がハイレベルであるため、ノー
ドφｗｓがローレベルとなり、行線駆動回路４は動作し
ない。又、行線１２以外を選択する時は第１０図に示す
ようにノードφ旧は常に０が出力されるため正規のメモ
リーセルアレイのみか選択される。
予備行線駆動回路５が動作し、予備の行線２１が選択さ
れる。一方、ノードφ旧がハイレベルであるため、ノー
ドφｗｓがローレベルとなり、行線駆動回路４は動作し
ない。又、行線１２以外を選択する時は第１０図に示す
ようにノードφ旧は常に０が出力されるため正規のメモ
リーセルアレイのみか選択される。
発明が解決しようとする課題
従来の記憶装置の構成では予備の行線を複数にした時、
第１０図のような不良アドレス記憶回路がその本数だけ
必要であり、かなりの面積を占有してしまうという問題
を有していた。すなわち、６０１〜６０６のヒユーズを
レーザー光等を用いて切断する場合、ヒユーズの間隔を
小さ（することにも限度があり、切断後の信頼性確保の
ため、ヒユーズの周囲にガードリングが必要であり、ま
た、アドレス信号など配線領域もかなりの面積を占有し
ていた。よって、製品が大規模化し、アドレスの信号線
数が増えるに従い不良アドレス記憶回路の面積が増大す
るため、予備の行または列のメモリーセル選択線を増大
させることが困難となっていた。
第１０図のような不良アドレス記憶回路がその本数だけ
必要であり、かなりの面積を占有してしまうという問題
を有していた。すなわち、６０１〜６０６のヒユーズを
レーザー光等を用いて切断する場合、ヒユーズの間隔を
小さ（することにも限度があり、切断後の信頼性確保の
ため、ヒユーズの周囲にガードリングが必要であり、ま
た、アドレス信号など配線領域もかなりの面積を占有し
ていた。よって、製品が大規模化し、アドレスの信号線
数が増えるに従い不良アドレス記憶回路の面積が増大す
るため、予備の行または列のメモリーセル選択線を増大
させることが困難となっていた。
一方、製品が高集積化され、行及び列のメモリーセル選
択線の配線間隔がせばまるにつれて、メモリーセル選択
線が隣りのメモリーセル選択線と短絡してしまうという
不良が増大する傾向にあり、これら不良のメモリーセル
選択線を予備のメモリ−セル選択線に効率よ（置きかえ
ることが重要な課題となってきていた。
択線の配線間隔がせばまるにつれて、メモリーセル選択
線が隣りのメモリーセル選択線と短絡してしまうという
不良が増大する傾向にあり、これら不良のメモリーセル
選択線を予備のメモリ−セル選択線に効率よ（置きかえ
ることが重要な課題となってきていた。
本発明の目的は上記従来の問題点を解決するもので、隣
り合う２本の行または列のメモリーセル選択線に不良が
発生した時に、小面積の不良アドレス記憶回路を用いて
予備のメモリーセル選択線と置きかえることのできる記
憶装置を提供することにある。
り合う２本の行または列のメモリーセル選択線に不良が
発生した時に、小面積の不良アドレス記憶回路を用いて
予備のメモリーセル選択線と置きかえることのできる記
憶装置を提供することにある。
課題を解決するための手段
この目的を達成するために、本発明の記憶装置はメモリ
ーセルアレイ上の行または列の方向に配置され、アドレ
ス入力により選択される複数のメモリーセル選択線と、
複数の予備のメモリーセルと、前記予備のメモリーセル
に接続された少な（とも一対の予備のメモリーセル選択
線と、前記複数のメモリーセル選択線の任意の隣り合う
一対と前記一対の予備のメモリーセル選択線とを置きか
える手段とを備えている。
ーセルアレイ上の行または列の方向に配置され、アドレ
ス入力により選択される複数のメモリーセル選択線と、
複数の予備のメモリーセルと、前記予備のメモリーセル
に接続された少な（とも一対の予備のメモリーセル選択
線と、前記複数のメモリーセル選択線の任意の隣り合う
一対と前記一対の予備のメモリーセル選択線とを置きか
える手段とを備えている。
作用
この構成により、任意の隣り合う２本のメモリーセル選
択線と一対の予備のメモリーセル選択線とが一括して置
きかえられるため、隣り合う２本のメモリーセル選択線
が短絡したような不良を救済する時、不良アドレスを記
憶するヒユーズは一組のみで構成できる。よって不良ア
ドレス記憶回路が占める面積が小さくなり、予備のメモ
リーセル選択線を増加させても装置の面積を小さく抑え
ることができる。
択線と一対の予備のメモリーセル選択線とが一括して置
きかえられるため、隣り合う２本のメモリーセル選択線
が短絡したような不良を救済する時、不良アドレスを記
憶するヒユーズは一組のみで構成できる。よって不良ア
ドレス記憶回路が占める面積が小さくなり、予備のメモ
リーセル選択線を増加させても装置の面積を小さく抑え
ることができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における記憶装置のブロック
図であり、第７図において１は正規のメモリーセルアレ
イ、２は予備のメモリーセルアレイ、１１〜１８はメモ
リーセルを選択する行線（メモリーセル選択線）、２１
．２２は予備の行線、３は行線を選択する行選択器、４
は行線を駆動する行線駆動回路、５は予備の行線を駆動
する予備行線駆動回路、６は不良の行線のアドレスを記
憶する不良アドレス記憶回路、８はアドレス入力に従い
予備行線２１．２２のいずれか一方を選択する予備行線
選択器、φＷ、φｗｓ、φ旧、φ％４Ｒは各ノード、Ａ
Ｏ，Ａ１．Ａ２はアドレス入力である。
図であり、第７図において１は正規のメモリーセルアレ
イ、２は予備のメモリーセルアレイ、１１〜１８はメモ
リーセルを選択する行線（メモリーセル選択線）、２１
．２２は予備の行線、３は行線を選択する行選択器、４
は行線を駆動する行線駆動回路、５は予備の行線を駆動
する予備行線駆動回路、６は不良の行線のアドレスを記
憶する不良アドレス記憶回路、８はアドレス入力に従い
予備行線２１．２２のいずれか一方を選択する予備行線
選択器、φＷ、φｗｓ、φ旧、φ％４Ｒは各ノード、Ａ
Ｏ，Ａ１．Ａ２はアドレス入力である。
第２図は第１図中の行選択器３の内部構成を示す回路図
である。第２図において、３０１〜３０８゜３１１〜３
１８．３２１〜３２８はアドレス入力と選択される行線
との関係を決定するトランジスタ、３３１〜３３８．３
４１〜３４８は行線駆動回路の出力φＷと行線へ転送す
るトランジスタ、３５１〜３５８は行選択器を予備充電
するトランジスタ、ＡＯ，ＡＯ，Ａ１．Ａｔ、Ａ２．Ａ
２はアドレス入力、φＰはクロック、ＶＣＣは正電位の
電源である。
である。第２図において、３０１〜３０８゜３１１〜３
１８．３２１〜３２８はアドレス入力と選択される行線
との関係を決定するトランジスタ、３３１〜３３８．３
４１〜３４８は行線駆動回路の出力φＷと行線へ転送す
るトランジスタ、３５１〜３５８は行選択器を予備充電
するトランジスタ、ＡＯ，ＡＯ，Ａ１．Ａｔ、Ａ２．Ａ
２はアドレス入力、φＰはクロック、ＶＣＣは正電位の
電源である。
第３図は第２図の行選択器３に入力されるアドレスの値
と選択される行線との関係を示した論理値図である。第
３図より、アドレス入力ＡＯ，Ａｔ。
と選択される行線との関係を示した論理値図である。第
３図より、アドレス入力ＡＯ，Ａｔ。
Ａ２のいずれかひとつを変化させると、その前後で隣り
合う行線が選択されることがわかる。逆に言えば、隣り
合う行線はアドレス入力ＡＯ，Ａ１゜Ａ２のいずれかひ
とつのみが違うような構成となっている。
合う行線が選択されることがわかる。逆に言えば、隣り
合う行線はアドレス入力ＡＯ，Ａ１゜Ａ２のいずれかひ
とつのみが違うような構成となっている。
第５図は前記予備行線選択器８の内部構成を示した回路
図であり、第６図は予備行線選択器８に入力されるアド
レスＡＯ，Ａｌ、Ａ２とノードＡＥＹＯＲとの関係を示
した論理値図である。第６図より、いずれかひとつのア
ドレスの値を変化させると各アドレスの排他的論理和出
力である。
図であり、第６図は予備行線選択器８に入力されるアド
レスＡＯ，Ａｌ、Ａ２とノードＡＥＹＯＲとの関係を示
した論理値図である。第６図より、いずれかひとつのア
ドレスの値を変化させると各アドレスの排他的論理和出
力である。
Ａ ＥＸＯＲの値も変化することがわかる。よってφＷ
Ｒが１（ハイレベル）の時、いずれかのアドレスがひと
つのみ変化することにより、選択される予備行線も変化
する。
Ｒが１（ハイレベル）の時、いずれかのアドレスがひと
つのみ変化することにより、選択される予備行線も変化
する。
以上のように構成された記憶装置において、行線１２．
１３に短絡などの不良が発生した場合の救済の仕方につ
いて具体的に説明する。まず、第１０図の従来例と同じ
構成である不良アドレス記憶回路において、ヒユーズ６
０１，６０３，６０４゜６０６を切断する。これにより
、第３図に示すように、行線１２または１３を選択すべ
くＡＯ＝１゜Ａ２＝Ｏ，Ａ１＝Ｏ又はＡＯ＝１．Ａ２＝
Ｏ，Ａ１＝１を入力した時、不良アドレス記憶回路６の
出力φ旧はハイレベルとなるため、行線駆動回路４が不
活性となると同時に、予備行線駆動回路５が活性化し、
φＷＲがハイレベルとなる。次に、予備行線選択器８が
活性化し、ＡＯ＝１．Ａ２＝Ｏ。
１３に短絡などの不良が発生した場合の救済の仕方につ
いて具体的に説明する。まず、第１０図の従来例と同じ
構成である不良アドレス記憶回路において、ヒユーズ６
０１，６０３，６０４゜６０６を切断する。これにより
、第３図に示すように、行線１２または１３を選択すべ
くＡＯ＝１゜Ａ２＝Ｏ，Ａ１＝Ｏ又はＡＯ＝１．Ａ２＝
Ｏ，Ａ１＝１を入力した時、不良アドレス記憶回路６の
出力φ旧はハイレベルとなるため、行線駆動回路４が不
活性となると同時に、予備行線駆動回路５が活性化し、
φＷＲがハイレベルとなる。次に、予備行線選択器８が
活性化し、ＡＯ＝１．Ａ２＝Ｏ。
Ａ１−０の時は予備行線２１が、ＡＯ＝１．Ａ２＝Ｏ，
Ａ１＝１の時は予備行線２２が選択される。よって行［
１２が予備行線２１と、行線１３が予備行線２２と置き
かえられたことになる。
Ａ１＝１の時は予備行線２２が選択される。よって行［
１２が予備行線２１と、行線１３が予備行線２２と置き
かえられたことになる。
以上のように本実施例によれば、任意の隣り合う２本の
行線に不良が発生した場合、その２本の行線の共通する
アドレスを記憶するヒユーズを備えたひとつの不良アド
レス記憶回路で一対の予備の行線と置きかえることがで
きるため、従来例に比し、不良アドレス記憶回路の面積
１／２に抑えられる。
行線に不良が発生した場合、その２本の行線の共通する
アドレスを記憶するヒユーズを備えたひとつの不良アド
レス記憶回路で一対の予備の行線と置きかえることがで
きるため、従来例に比し、不良アドレス記憶回路の面積
１／２に抑えられる。
第７図は、前記予備行線選択器８の異なる内部構成例を
示した回路図である。
示した回路図である。
第７図において、８００は予備充電用トランジスタ、８
０１〜８０３はヒユーズ、８１１〜８１３は各ヒユーズ
の電位を接地するトランジスタである。
０１〜８０３はヒユーズ、８１１〜８１３は各ヒユーズ
の電位を接地するトランジスタである。
第７図示の予備行線選択器８は、ヒユーズを切断するこ
とにより、アドレス入力のうち１本を選択し、選択した
アドレスの値により、予備行線のいずれかを選択する働
きを有している。第１の例と同様に、行線１２，１３と
予備行線２１．２２とを置きかえる場合の動作について
説明する。まず、第１０図の不良アドレス記憶回路にお
いて第１の例と同様ヒユーズ６１１，６１３，６１４゜
６１６を切断し、行線１２．１３に共通するアドレスを
記憶する。これにより、行線１２または１３を選択すべ
く、第４図のように、アドレスを入力（Ａ２＝Ｏ，ＡＯ
＝１）すると、φＲ１が１（ハイレベル）となり、本実
施例の予備行線選択器８が動作する。ここで、アドレス
Ａ１の値により予備行線２１と２２を切りかえる必要が
あるため、あらかじめヒユーズ８０１および８０３を切
断しておくことにより、行線１２は予備行線２１と、行
線１３は予備行線２２と置きかえることができる。
とにより、アドレス入力のうち１本を選択し、選択した
アドレスの値により、予備行線のいずれかを選択する働
きを有している。第１の例と同様に、行線１２，１３と
予備行線２１．２２とを置きかえる場合の動作について
説明する。まず、第１０図の不良アドレス記憶回路にお
いて第１の例と同様ヒユーズ６１１，６１３，６１４゜
６１６を切断し、行線１２．１３に共通するアドレスを
記憶する。これにより、行線１２または１３を選択すべ
く、第４図のように、アドレスを入力（Ａ２＝Ｏ，ＡＯ
＝１）すると、φＲ１が１（ハイレベル）となり、本実
施例の予備行線選択器８が動作する。ここで、アドレス
Ａ１の値により予備行線２１と２２を切りかえる必要が
あるため、あらかじめヒユーズ８０１および８０３を切
断しておくことにより、行線１２は予備行線２１と、行
線１３は予備行線２２と置きかえることができる。
以上のように、本実施例によれば、任意の隣り合う２本
の行線と一対の予備の行線とを置きかえる場合、不良ア
ドレス記憶用ヒユーズは従来例の３７４の本数に減少さ
せることができるため、製品の占有面積を小さ（抑える
ことができる。また、第７図示の実施例は第５図で示し
た予備行線選択器の例に比し、排他的論理和回路がない
ため、より高速に動作する。
の行線と一対の予備の行線とを置きかえる場合、不良ア
ドレス記憶用ヒユーズは従来例の３７４の本数に減少さ
せることができるため、製品の占有面積を小さ（抑える
ことができる。また、第７図示の実施例は第５図で示し
た予備行線選択器の例に比し、排他的論理和回路がない
ため、より高速に動作する。
なお、本実施例では隣り合う行線を一対の予備の行線に
置きかえたが、本発明を列線に適用し、隣り合う列線を
一対の予備の列線に置きかえてもよいことは言うまでも
ない。
置きかえたが、本発明を列線に適用し、隣り合う列線を
一対の予備の列線に置きかえてもよいことは言うまでも
ない。
発明の効果
以上のように本発明によれば、メモリーセル選択線の任
意の隣り合う一対と予備の一対のメモリーセル選択線と
を一括して置きかえるようにしたため、不良アドレス記
憶回路は隣り合う２本のメモリーセル選択線の共通する
アドレスのみを記憶すればよく、予備のメモリーセル選
択線を増大させても冗長回路が小面積で構成されるすぐ
れた記憶装置を提供するものである。
意の隣り合う一対と予備の一対のメモリーセル選択線と
を一括して置きかえるようにしたため、不良アドレス記
憶回路は隣り合う２本のメモリーセル選択線の共通する
アドレスのみを記憶すればよく、予備のメモリーセル選
択線を増大させても冗長回路が小面積で構成されるすぐ
れた記憶装置を提供するものである。
第１図は本発明の実施例記憶装置のブロック図、第２図
は本発明の一実施例における行選択器の内部構成回路図
、第３図は前記行選択器におけるアドレス入力と出力の
関係を示した論理値図、第５図、第６図は本発明の一実
施例における予備行選択器の内部構成を示す回路図及び
論理値図、第７図は第６図とは異なる本発明の予備行選
択器の内部構成回路図、第８図は従来の記憶装置のブロ
ック図、第９図は従来の行選択器におけるアドレス入力
と出力との関係を示す論理値図、第１０図は不良アドレ
ス記憶回路の回路図、第４図及び第１１図は前記不良ア
ドレス記憶回路におけるアドレス入力と出力との関係を
示した論理値図である。 ■・・・・・・正規のメモリーセルアレイ、２・・・・
・・予備のメモリーセルアレイ、３・・・・・・行選択
器、４・・・・・・行線駆動回路、５・・・・・・予備
行線駆動回路、６，７・・・・・・不良アドレス記憶回
路、８・・・・・・予備行線選択器、１１〜１８・・・
・・・行線、２１．２２・・・・・・予備の行線、ＡＯ
，Ａｌ、Ａ２・・・・・・アドレス入力、ＡＯ，ＡＩ、
Ａ２・・・・・・前記アドレス入力の各反転信号、φＷ
・φｗｓ・φＲ１，φＲ２＋φＷＲ・φＲ３”’ ”’
ノード、φＰ、φＲ・・・・・・クロック、ＶＣＣ・・
・・・・正電位の電源、６０１〜６０６．８０１〜８０
３・・・・・・ヒユーズ、３０１〜３０８．３１１〜３
１８゜３２１〜３２８，３３１〜３３８，３４１〜３４
８゜３５１〜３５８，６００．６１１〜６１６，８００
゜８１１〜８１３・・・・・・トランジスタ。 代理人の氏名 弁理士 中尾敏男 ほか１名Ｏくぐく 葛 第７図 −ぐ） 第１０図 第１Ｌ図
は本発明の一実施例における行選択器の内部構成回路図
、第３図は前記行選択器におけるアドレス入力と出力の
関係を示した論理値図、第５図、第６図は本発明の一実
施例における予備行選択器の内部構成を示す回路図及び
論理値図、第７図は第６図とは異なる本発明の予備行選
択器の内部構成回路図、第８図は従来の記憶装置のブロ
ック図、第９図は従来の行選択器におけるアドレス入力
と出力との関係を示す論理値図、第１０図は不良アドレ
ス記憶回路の回路図、第４図及び第１１図は前記不良ア
ドレス記憶回路におけるアドレス入力と出力との関係を
示した論理値図である。 ■・・・・・・正規のメモリーセルアレイ、２・・・・
・・予備のメモリーセルアレイ、３・・・・・・行選択
器、４・・・・・・行線駆動回路、５・・・・・・予備
行線駆動回路、６，７・・・・・・不良アドレス記憶回
路、８・・・・・・予備行線選択器、１１〜１８・・・
・・・行線、２１．２２・・・・・・予備の行線、ＡＯ
，Ａｌ、Ａ２・・・・・・アドレス入力、ＡＯ，ＡＩ、
Ａ２・・・・・・前記アドレス入力の各反転信号、φＷ
・φｗｓ・φＲ１，φＲ２＋φＷＲ・φＲ３”’ ”’
ノード、φＰ、φＲ・・・・・・クロック、ＶＣＣ・・
・・・・正電位の電源、６０１〜６０６．８０１〜８０
３・・・・・・ヒユーズ、３０１〜３０８．３１１〜３
１８゜３２１〜３２８，３３１〜３３８，３４１〜３４
８゜３５１〜３５８，６００．６１１〜６１６，８００
゜８１１〜８１３・・・・・・トランジスタ。 代理人の氏名 弁理士 中尾敏男 ほか１名Ｏくぐく 葛 第７図 −ぐ） 第１０図 第１Ｌ図
Claims (1)
- 【特許請求の範囲】 （１）メモリーセルアレイの行または列の方向に配置さ
れ、アドレス入力により選択される複数のメモリーセル
選択線と、複数の予備のメモリーセルと、前記予備のメ
モリーセルに接続された少なくとも一対の予備のメモリ
ーセル選択線と、前記複数のメモリーセル選択線の任意
の隣り合う一対と前記一対の予備のメモリーセル選択線
とを置きかえる手段とを有した記憶装置。 ２ アドレス入力を変化させた時に、その前後で隣り合
う２本のメモリーセル選択線が選択されることを特徴と
する特許請求の範囲第１項に記載の記憶装置。 （３）アドレス入力おのおのの排他的論理和の値に応じ
て一対の予備のメモリーセル選択線のいずれか一方が指
定されることを特徴とする特許請求の範囲第１項又は第
２項に記載の記憶装置。 （４）各アドレスに対応したヒューズを、選択的に切断
することにより、前記アドレスを抽出する手段と、前記
抽出されたアドレスに応じて一対の予備のメモリーセル
選択線のいずれか一方を指定する手段とを備えた特許請
求の範囲第１項又は第２項に記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032259A JP2558787B2 (ja) | 1988-02-15 | 1988-02-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63032259A JP2558787B2 (ja) | 1988-02-15 | 1988-02-15 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01208798A true JPH01208798A (ja) | 1989-08-22 |
| JP2558787B2 JP2558787B2 (ja) | 1996-11-27 |
Family
ID=12354013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63032259A Expired - Fee Related JP2558787B2 (ja) | 1988-02-15 | 1988-02-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558787B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210692A (ja) * | 1989-02-10 | 1990-08-22 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04222998A (ja) * | 1990-12-25 | 1992-08-12 | Nec Corp | 半導体メモリ装置 |
| JPH0562497A (ja) * | 1991-08-21 | 1993-03-12 | Samsung Electron Co Ltd | 半導体メモリ装置のリダンダントセルアレイ配列方法 |
| JPH05282893A (ja) * | 1992-03-09 | 1993-10-29 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| US7460420B2 (en) | 2005-10-28 | 2008-12-02 | International Business Machines Corporation | Semiconductor storage device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107500A (ja) * | 1982-11-24 | 1984-06-21 | ウエスターン エレクトリック カムパニー，インコーポレーテッド | 半導体メモリ |
-
1988
- 1988-02-15 JP JP63032259A patent/JP2558787B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107500A (ja) * | 1982-11-24 | 1984-06-21 | ウエスターン エレクトリック カムパニー，インコーポレーテッド | 半導体メモリ |
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| JPH04222998A (ja) * | 1990-12-25 | 1992-08-12 | Nec Corp | 半導体メモリ装置 |
| JPH0562497A (ja) * | 1991-08-21 | 1993-03-12 | Samsung Electron Co Ltd | 半導体メモリ装置のリダンダントセルアレイ配列方法 |
| JPH05282893A (ja) * | 1992-03-09 | 1993-10-29 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| US7460420B2 (en) | 2005-10-28 | 2008-12-02 | International Business Machines Corporation | Semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558787B2 (ja) | 1996-11-27 |
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