JPH02210698A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第９図〜第１２図） 課踊を解決するための手段 作用 実施例 第１実施例（第１図〜第５図） 第２実施例（第６図〜第８図） 発明の効果 〔概要〕 半導体メモリ装置に係り、特にマスクＲＯＭに好適な冗
長機能を有する半導体メモリ装置に関し、マスクＲＯＭ
の製造プロセスに適し、チップ面積の増大を抑制しうる
冗長回路を有する半導体メモリ装置を提供することを目
的とし、 通常セルアレイと、該通常セルアレイ中の不良部分と置
換可能な冗長セルとを具備した半導体メモリ装置であっ
て、前記冗長セルは、ソース又はドレインがビット線側
に接続されたＭ！Ｓトランジスタと、一方の電極が該Ｍ
ＩＳトランジスタのゲートに接続され、他方の電極がワ
ード線側に接続されたキャパシタとを有して構成する。

〔産業上の利用分野〕

本発明は半導体メモリ装置に係り、特にマスクＲＯＭに
好適な冗長回路機能を有する半導体メモリ装置に関する
。

半導体メモリの微細化、大容量化に伴なって半導体メモ
リの製造工程における不良セルも増加する。かかる欠陥
の存在により多くの良品部分が存在するにもかかわらず
、チップ全体が不良品とされることは歩留りの低下を招
来する。そこで、このような欠陥からチップを救済する
ために、半導体メモリには冗長回路が設けられている。

冗長回路は半導体メモリ（以下、通常セルアレイという
。）のメモリセルのうち、ウェーハプロービング試験時
に検出された不良セルのアドレスを不良セルアドレスメ
モリにプログラミングしておき、不良セルがアクセスさ
れた場合に、不良セルアドレスメモリのプログラミング
データに基づいて、当該不良セルを冗長メモリセルに置
き換えることによりアクセス可能としてチップを救済す
るものである。プログラミング手段としては、大別して
、レーザによりポリシリコンヒユーズを切断する第１の
方法、レーザにより高抵抗ポリシリコンを低抵抗化する
第２の方法、過大電流によりヒユーズを溶断する第３の
方法等がある。

上記冗長回路技術は、現在のところ、ＤＲＡＭ。

ＳＲＡＭ、ＥＦＲＯＭ等の事後的に書込み、読出し可能
なメモリに対して適用されているのみであり、マスクＲ
Ｏ”Ｍには適用されていない。その理由は、マスクＲＯ
Ｍへのデータの書込みが当該マスクＲＯＭの製造プロセ
ス工程で行なわれるのに対し、不良セルに対するデータ
の冗長セルへの書込みは製造プロセス工程後のウェーハ
ブロービング試験時であり、実際に書込みが不可能だか
らである。

本発明はこのマスクＲＯＭへの冗長回路技術の適用に関
するものである。

〔従来の技術〕

以下、書込み可能なメモリであるＳＲＡＭと書込み不可
能なマスクＲＡＭとを例にして従来の各冗長回路につい
て説明する。

ＳＲＡＭの冗長回路 第９図に従来のＳＲＡＭの冗長回路の概要を示す。

まず、通常時の通常セルアレイ３に対するアクセス動作
を説明する。外部アドレスデータＡＤＤは行アドレスバ
ッファ１および列アドレスバッファ４にそれぞれ与えら
れる。

行アドレスバッファ１および列アドレスバッファ４にお
いては、それぞれにおいて外部アドレスデータＡＤＤを
ＴＴＬレベルからＭＯＳレベルに増幅し、正相および逆
相のアドレス信号Ａ、Ａを生成して行デコーダ２および
列デコーダ５に送る。

行デコーダ２および列デコーダ５においては、各アドレ
ス信号Ａ、Ａを解読し、指定されるワード線ＷＬおよび
ビット線ＢＬを選択する。このようにして、選択された
ワード線ＷＬとビット線ＢＬとの交点のメモリセルＭｅ
が特定されて読み出し動作が実行される。なお、書込み
動作は基本的には上記同様であるが、書込みデータがＩ
ｌｏから人出力バッファ１２、データ切換回路９、列デ
コーダ５、センスアンプ６の経路で流れる。

次に、通常セルアレイ３内にビット線不良による不良セ
ルが存在する場合、その不良セルのアドレスはウェーハ
プロービング試験時に判明しているので、予め不良セル
アドレスメモリ７に記憶される（詳細は後述の第１０図
、第１１図参照）。

外部アドレスデータＡＤＤが不良セルに対するものであ
った場合、不良セルアドレスメモリ７からの不良アドレ
ス信号Ｆ、Ｆとアドレス信号Ａ、Ａがアドレス比較回路
８により比較され、一致信号ＡＣＣがデータ切換回路９
に出力される。

一致信号ＡＣＣが出力されたことは外部アドレスデータ
ＡＤＤによりアクセスされたメモリセルＭＣが不良セル
であることを意味するので、データ切換回路９は列デコ
ーダ５からのデータではなく冗長用センスアンプ１０を
介して冗長セルアレイ１１の冗長セルＲＭＣからのデー
タに切換える。

このようにして、不良セルのデータは冗長セルＲＭＣ側
のデータに置き換えられ、通常セルアレイ３内に不良セ
ルがあっても当該チップとしては外観上良品として動作
することができる。書込みの場合も上記同様であり、先
に示したデータの流れとなる。

以上の構成において破線で囲った部分が冗長回路である
。

上記冗長回路において、不良セルアドレスメモリ７への
不良セルアドレスの記憶と冗長セルアレイ１１への置換
データのプログラミングには同じ方法が用いられる。そ
の例を第１０図、第１１図に示す。

第１０図はポリシリコンヒユーズｆを過大電流ｉにより
溶断し、ポリシリコンヒユーズｆの溶断で論理“０”、
非溶断で論理“１′を記憶する例を示している。溶断す
る場合には駆動トランジスタＱ１　（ＮＭＯ８）のゲー
トに溶断信号“Ｈ”レベルを入力し、駆動トランジスタ
Ｑ１をＯＮさせる。すると７１　源ｓ圧Ｖｃｃによりポ
リシリコンヒユーズｆ１駆動トランジスタＱ　　５ＧＮ
Ｄの経路で！ 過大電流ｉが流れる。この過大電流ｉによりポリシリコ
ンヒユーズｆが溶断する。その後、駆動トランジスタＱ
ｌをカットオフさせておくことにより、出力端ＯＵＴの
電位はプルダウン抵抗Ｒ１を介してｖｓｓレベルにプル
ダウンされ、論理“０”の冗長信号が出力される。一方
、溶断しない場合には、駆動トランジスタＱ１をＯＦＦ
させておけばよく、出力端ＯＵＴはプルダウン抵抗Ｒｐ
によってハイインピーダンスに保たれるので、電源電圧
Ｖ。０を出力し、論理“１”の冗長信号となる。

以上のヒユーズパターンの平面図を第１１図に示す。最
下層にポリシリコンヒユーズｆが形成され、各端部にコ
ンタクトホール１３．１４を介してＡｇ配線１５．１６
が接続されている。細線部分が溶断部１７である。

マスクＲＡＭの冗長回路 マスクＲＯＭの冗長回路の試作例を第１２図に示す。た
だし、後述するような欠点があり、実用化には到ってい
ない。なお、第１２図において、第９図と同一部分には
同一の符号を附してその説明を省略する。

この冗長回路は、センスアンプ６を介して読み出される
通常セルアレイ３からのデータと冗長用センスアンプ１
０を介して読み出される冗長セルＲＭＣからのデータと
をＥ　ＣＣ（ＥｒｏｒＣｏｒｒｅｅＮｎｇ　Ｃｏｄｅ　
）回路１９を用いて正しいデータを生成し、出力バッフ
ァ２０から出力するようにしたものである。冗長セルＲ
ＭＣへの書込みデータはプロセス工程で行うのであるが
、予め通常セルアレイ３に書込むデータによりハミング
コードによって生成する。

〔発明が解決しようとする課題〕

マスクＲＯＭに対して冗長回路技術を適用する場合の問
題点は、チップ面積の増大が過剰となって、許容範囲を
超えてしまい、ＬＳＩの意義を減少させてしまう点にあ
る。その理由は次の通りである。

まず、第１に、マスクＲＯＭはデータの書込みをウェー
ハプロセス中に行なってしまうという製造プロセスの工
程の点において、ＤＲＡＭやＳＲＡＭとは全く異なる製
造プロセスの工程をとる。したがって、不良セルアドレ
スを記憶させようとすると、不良セルアドレスメモリ７
や冗長セルアレイ１１をマスクＲＯＭとは別のプロセス
で追加しなければならない。

第２に、仮に、第１０図、第１１図に示したようなポリ
シリコンヒユーズｆにより冗長セルアレイ１１を形成し
たとしても、高密度を長所とするマスクＲＯＭの通常セ
ルアレイに対し、冗長セルアレイ１１の占有する面積が
過大となり、チップ全体の面積が過大となってしまう。

それは、ポリシリコンヒユーズｆによりプログラミング
する方法では、第１０図に示すように、ポリシリコンヒ
ユーズｆ１個を大電流で溶断するために大きな面積の駆
動トランジスタＱ１を必要とし、１ビット当りの冗長セ
ルＲＭＣの面積が増大することに起因する。冗長セルＲ
ＭＣは数にビット分以上必要とするから、全体としては
相当大きなチップ面積の増大が予想される。

一方、第１２図に示したように、ＦＣＣ回路を用いるも
のも提案されている。この方法によれば、冗長セルアレ
イ１１の冗長セルＲＭＣへのプログラミングを製造プロ
セス中に行うものであるため、通常セルアレイ３および
冗長セルアレイ１１を共にマスクＲＯＭで構成できる。

しかし、多くのビット数が必要となり、この場合も冗長
セルアレイ１１の面積が大きくなり過ぎる。例えば、１
６ビツトに対して５ビツトの冗長用ビットが必要となる
ため、冗長セルアレイ１１は通常セルアレイ３の５／１
６もの面積が必要となり、チップ全体の面積の増大を避
けることはできない。

このようなことから、マスクＲＯＭの冗長回路技術はい
まだ確立されていない現状にある。

本発明は、マスクＲＯＭの製造プロセスに適し、チップ
面積の増大を抑制しうる冗長回路を備えた半導体メモリ
装置を提供することを目的とする。

〔課題を解決するための手段〕

上記課題を解決するために、本発明は、通常セルアレイ
と、該通常セルアレイ中の不良部分と置換可能な冗長セ
ルとを具備した半導体メモリ装置であって、前記冗長セ
ルは、ソース又はドレインがビット線側に接続されたＭ
ＩＳトランジスタと、一方の電極が該ＭＩＳトランジス
タのゲートに接続され、他方の電極がワード線側に接続
されたキャパシタとを有して構成する。

〔作用〕

本発明によれば、冗長セル（ＲＭＣ）をトランジスタ１
個とキャパシタ１個とで形成したため、冗長セル（ＲＭ
Ｃ）１個当りの面積は従来のポリシリコンヒユーズ（ｆ
）に比較して格段に小さくすることが可能となる。した
がって、チップ面積の増大を抑制できる。

〔実施例〕

次に、本発明に係る実施例を図面に基づいて説明する。

第１実施例 第１図に本発明の第１実施例を示す。この第１図はピッ
゛ト線不良による欠陥から救済するための冗長回路を示
したものである。第１図において、第９図（従来例）と
重複する部分には同一の符号を附して説明を省略する。

第１図において第９図と異なる点は、通常セルアレイ２
１がマスクＲＯＭで構成されている点、冗長セルアレイ
２２がフローティングゲート形ＥＦＲＯＭで構成されて
いる点である。なお、２３は冗長セルアレイ２２のスペ
アビット線ＢＬ８の選択のための行デコーダ、２４は書
込み回路である。

第２図に通常セルアレイ２１の構成を示す。第２図（ａ
）はメモリセルＭＣの平面図、第２図（ｂ）はその断面
図である。この第２図（ａ）。

（ｂ）に示すように、マスクＲＯＭは、通常、ポリシリ
コン−層で形成される。したがって、冗長セルアレイ２
２を通常セルアレイ２１の製造プロセスを大幅に変更す
ることなく形成するためには通常セルアレイ２１と同様
にポリシリコン−層で形成する必要があり、かつ、不良
セルに対応する冗長セルＲＭＣのプログラミングを事後
的に行うには書込み可能なメモリである必要がある。

そこで、本発明においては、冗長セルアレイ２２をＥＦ
ＲＯＭとし、かつ、そのＥＰＲＯＭをポリシリコン−層
で形成するようにしたものである。第２図（ａ）に本実
施例における冗長セルアレイ２２の冗長セルＲＭＣ平面
図、第２図（ｂ）にその断面図、第３図に通常のＥＰＲ
ＯＭと本発明のＥＦＲＯＭとの対応関係の説明図を示す
。

第２図（ａ）、（ｂ）に示すように、Ｐ型基板２８上に
はフィールド酸化膜（ＳｉＯ２）２７が形成され、その
上にはポリシリコン−層のフローティングゲートＦＧが
形成されている。ブローティングゲートＦＧ上には層間
絶縁膜（Ｓ　ｉＯ２）２６が形成され、この層間絶縁膜
２６を介してワード線ＷＬが形成されている。２９はス
ペアビット線ＢＬ８を形成する拡散層（Ｎ）であり、３
０は冗長セルＲＭＣとなるトランジスタ領域である。

以上の冗長セルＲＭＣは第２図（Ｃ）に示すＥＰＲＯＭ
と電気的に等価である。すなわち、ワード線ＷＬは層間
絶縁膜２６を介してフローティングゲートＦＧと対面す
る配置とされているからコントロールゲートＣＧと等価
であり、フローティングゲートＦＧはフィールド酸化膜
２７を介してトランジスタ領域３０上に形成されている
からフローティングゲートである。第２図（ｂ）と（ｃ
）との対応をとれば、トランジスタ領域３０上のフロー
ティングゲートＦＧとフィールド酸化膜２７との界面が
Ａ点であり、拡散層２９上のフローティングゲートＦＧ
とフィールド酸化膜２７との界面がＢ点に相当する。

このように形成された冗長セルＲＭＣはワード線ＷＬと
スペアビット線ＢＬｓとの間に印加される電圧により、
フローティングゲートＦＧ内に電荷を蓄積して不良セル
に対するデータを通常セルアレイ２１に代えて記憶する
ことになる。

かくして、第１実施例によれば、ポリシリコン１層で形
成可能である点、および書込みが可能である点という要
請を満足する冗長セルＲＭＣを形成することができ、所
期の目的を達成する。

以上は、冗長セルアレイ２２の冗長セルＲＭＣ自体の構
造例について示したものであるが、次に冗長セルアレイ
２２のマトリクス構造例について説明する。例えば、１
６ＭビットのマスクＲＯＭを想定すると、通常セルアレ
イ２１は４Ｋ（行）Ｘ４Ｋ　（列）で構成されることに
なる。この条件下において、ビット線ＢＬを１本救済す
るためには、４Ｋ（行）×１（列）の冗長セルアレイ２
２を形成するべきである。しかし、冗長セルアレイ２２
の冗長セルＲＭＣは通常セルアレイ２１のメモリセルＭ
Ｃに比べて大きな面積が必要である（第２図（ａ）、（
ｂ）参照）。したがって、実際には４Ｋ（行）×１（列
）の冗長セルアレイ２２を作ることは困難である。そこ
で、冗長セルアレイ２２を５１２（行）×８（列）のセ
ルアレイとして、８列のデータを行アドレスバッファ１
からの行アドレス信号Ａ、Ａ−ＡＡ　　を０　　０　　
１１’　　１１ 用いて行デコーダ２３により１列のデータにデコードす
る。このようにすることにより、冗長セルアレイ２２の
面積の増大を抑制することができる。

なお、マスクＲＯＭは、通常、８ビツト出力である。し
たがって、不良セルアドレスメモリ７には冗長すべきア
ドレスのみならず、８ビツト出力のいずれのビットに欠
陥があるかの情報についても記憶する必要があり、こ゛
の情報Ａ　　、Ａ　　〜Ａ２３．　Ａ２３と、Ｍを用い
てデータ切換回路９により通常セルアレイ２１の欠陥ビ
ットがら通常セルアレイ２１の出力データに置き換える
ことはいうまでもない。

次に、第４図に通常セルアレイ２１と冗長セルアレイ２
２の接続回路図を示す。現在、マスクＲＯＭで一般的に
使用されているセル方式はＮＡＮＤ型と呼ばれる。第４
図に示すように、通常セルアレイ２１は８個（場合によ
っては、１６個）のセルトランジスタＱｌＯ＝　Ｑ１７
を直列に接続し、これを１つのブロックとする。そして
、この１ブロツクをブロックセレクトワード線Ｗ　Ｌ　
ｎｓによって駆動されるブロックセレクト用セルトラン
ジスタＱＩＢとし、かつ、このブロックセレクトワード
線ＷＬＢ８を冗長セルアレイ２２のワード線ＷＬとして
、８個直列のセルトランジスタＱｌｏ〜Ｑ１７を選択す
るに相当するアドレス信号により、冗長セルアレイ２２
のビット線ＢＬ３を選択するようになっている。

この場合、冗長セルＲＭＣはソース（又はドレイン）が
ビット線ＢＬ３に接続されたＭＩｓトランジスタＱ２Ｉ
と、一方の電極がＭＩＳトランジスタＱ２１のゲートに
接続され、他方の電極がワニド線Ｗ　Ｌ　Ｂｓに接続さ
れたＭＩＳキャパシタＱ３ｏとがらなっている。

ところで、冗長セルＲＭＣは通常セルアレイ２１のメモ
リセルＭＣより大きい面積を必要とするため、冗長セル
ＲＭＣをメモリセルＭＣと同じように配置することはで
きない。よって、第５図に示すように、冗長セルＲＭＣ
をメモリセルＭＣの４個分のピッチで配置する。こうす
ることにより、配置できる数は１／４となるのでこれを
４列配置する。この例はビット線救済の場合を示したも
のである。冗長ビット線ＲＢＬｏ−ＲＢＬ４の選択に当
っては、ワード線ＷＬｏ−ＷＬ３゜ＷＬ４〜Ｗ　Ｌ　７
の中から１本のワード線を選択する信号Ａ　　、　Ａ　
ｔを冗長用行デコーダ２３に送り、４本のビット線ＲＢ
Ｌｏ−ＲＢＬ３の１木を選択する。

第２実施例 第６図に本発明の第２実施例を示す。この第２実施例は
ワード線不良による欠陥から救済するだめの冗長回路を
示したものである。第６図において、第１図と重複する
部分には同一の符号を附し、その説明は省略する。

第６図において第１図と異なる部分は、冗長セルアレイ
３１が通常セルアレイ２１の行側に設けられ、これに対
応して不良セルアドレスメモリ７、アドレス比較回路８
が行アドレスバッファ１からのアドレス信号に基づいて
処理動作するようになっている点、および冗長セルアレ
イ３１における冗長セルＲＭＣの配置の点である。

１本のワード線ＷＬを救済する場合は、１（行）ｘ４Ｋ
　（列）の冗長セルアレイ３１をワード線ＷＬと平行に
配置する。そして、不良セルアドレスメモリ７からの不
良セルアドレスデータと行アドレスバッファ１からの行
アドレスデータに基づいてアドレス比較回路８により不
良ワード線が選択されていることを検出し、冗長セルア
レイ３１のワード線ＷＬに置き換える。

冗長セルアレイ３１において、第１実施例と同様に、当
該冗長セルアレイ３１の冗長セルＲＭＣが通常セルアレ
イ２１のメモリセルＭＣより大きな面積を必要とする点
が問題となる。そこで第７図に示すように、ＲＭＣ−Ｒ
ＭＣ４を４個列方向に縦に配置する。これにより冗長セ
ルＲＭＣの列方向のピッチはメモリセルＭＣの４倍とな
るが、ＭＣ−ＭＣ４の４個分の幅内に納まるので多くの
冗長セルＲＭＣを配置することができる。

一方、このように、マスクＲＯＭによる通常セルアレイ
２１とＥＰＲＯＭによる冗長セルアレイ３１とを混在さ
せた場合、ビット線ＢＬの電圧が問題となる。というの
は、メモリセルＭＣの動作電圧は通常２ｖ程度であるの
に対し、冗長セルＲＭＣの書込み電圧は１２Ｖ程度必要
である。したがって、ビット線ＢＬを直結した場合には
メモリセルＭＣを破壊するおそれがある。このようなこ
とから、本実施例では、第７図に示すように、冗長セル
アレイ３１と通常セルアレイ２１との間に各ビット線Ｂ
Ｌに、分離用のトランジスタＱ５□を介在させ、このＱ
５、を書込み制御信号φＲＷによってスイッチングする
ことにより、書込み時に切離すようにしたものである。

以上の第１、第２の各実施例は冗長メモリに対して適用
した例を示したものであるが、本発明の思想は不良セル
アドレスメモリ７に適用してもよい。そうすることによ
り、メモリ全体の製造プロセスを共通化できる。

〔発明の効果〕

以上の通り、本発明によれば、冗長セルアレイをポリシ
リコン１層のフローティングゲート形ＥＦＲＯＭによっ
て形成したことにより、マスクＲＯＭの製造プロセスと
適合し、チップ面積の増大を制御しうる半導体メモリの
冗長回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図（ａ
）は通常セルアレイの平面図、第２図（ｂ）は通常セル
アレイの断面図、第３図（ａ）は冗長セルアレイの平面
図、第３図（ｂ）は冗長セルアレイの断面図、第３図（
Ｃ）は冗長セルアレイとＥＰＲＯＭの対応説明図、 第４図は通常セルアレイおよび冗長セルアレイの接続回
路図、 第５図はビット線救済の場合の冗長セルアレイの配置図
、 第６図は本発明の第２実施例のブロック図、第７図は冗
長セルアレイの配置説明図、第８図は通常セルアレイと
冗長セルアレイの接続回路図、 第９図は従来のＳＲＡＭの冗長回路のブロック図、 第１０図は従来の不良セルアドレスメモリのセルの等価
回路図、 第１１図は従来の不良セルアドレスメモリの構造図、 第１２図は従来のマスクＲＯＭの冗長回路のブロック図
である。 ２１・・・通常セルアレイ ２２・・・冗長セルアレイ ２６・・・層間絶縁膜 ２７・・・フィールド酸化膜 ２８・・・Ｐ型基板 ２９・・・拡散層 ３０・・・トランジスタ領域 ３１・・・冗長セルアレイ ＷＬ・・・ワード線 ＢＬ・・・ビット線 Ｂ　Ｌ　ｓ・・・スペアビット線 ＣＧ・・・コントロールゲート ＦＧ・・・フローティングゲート ２４デグリーノコノ領域 通常セルアレイの説明図 第２図 ３０トランジスタ ２８基板 ｊり 冗長セルアレイの説明図 第３図 第 図 通常セルアレイと冗長セルアレイの接続回路医用　　８
　　図 従来のＳＲＡＭの冗長回路のブロック医用　　９　　図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、通常セルアレイと、該通常セルアレイ中の不良部分
   と置換可能な冗長セルとを具備した半導体メモリ装置で
   あって、 前記冗長セルは、 ソース又はドレインがビット線側に接続されたＭＩＳト
   ランジスタと、 一方の電極が該ＭＩＳトランジスタのゲートに接続され
   、他方の電極がワード線側に接続されたキャパシタとを
   有することを特徴とする半導体メモリ装置。 ２、前記通常セルアレイ中の不良部分のアドレスを記憶
   する不良セルアドレスメモリを具備し、該不良セルアド
   レスメモリは、 ＭＩＳトランジスタと、該ＭＩＳトランジスタリなるメ
   モリセルを有することを特徴とする請求項１記載の半導
   体メモリ装置。 ３、前記通常セルアレイは、マスクＲＯＭであることを
   特徴とする請求項１記載の半導体メモリ装置。 ４、前記冗長セルは、前記通常セルアレイに隣接されて
   形成され、前記冗長セルの配置間隔は、通常セルアレイ
   の配置間隔より大きいことを特徴とする請求項１記載の
   半導体メモリ装置。 ５、請求項４記載の半導体メモリ装置において、ビット
   線と平行して複数直列に配置された冗長セルは、通常セ
   ルアレイのセルの配置数の整数分の１のセルを配置し、
   これを平行に整数倍配置したことを特徴とする半導体メ
   モリ装置。 ６、請求項４記載の半導体メモリ装置において、ワード
   線と平行して複数直列に配置された冗長セルは、通常セ
   ルアレイのセルの配置数の整数分の１のセルを配置し、
   これを平行に整数倍配置したことを特徴とする半導体メ
   モリ装置。