JPH04222998A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04222998A JPH04222998A JP2413753A JP41375390A JPH04222998A JP H04222998 A JPH04222998 A JP H04222998A JP 2413753 A JP2413753 A JP 2413753A JP 41375390 A JP41375390 A JP 41375390A JP H04222998 A JPH04222998 A JP H04222998A
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- JP
- Japan
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- redundant
- program circuit
- semiconductor memory
- address signal
- memory device
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 230000002950 deficient Effects 0.000 claims abstract description 19
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/806—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by reducing size of decoders
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特に、不良のメモリセルを救済するための冗長回路を
有する半導体メモリ装置に関する。
、特に、不良のメモリセルを救済するための冗長回路を
有する半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置の大容量化に伴い、良
品歩留りの向上を図るために、集積回路内に冗長回路を
搭載することが一般化してきている。
品歩留りの向上を図るために、集積回路内に冗長回路を
搭載することが一般化してきている。
【０００３】図４は、この種従来の冗長回路を搭載した
半導体メモリ装置の回路図である。図４において、１０
１ｃは冗長プログラム回路群、１０２ｃは冗長Ｘデコー
ダであって、これらの詳細回路図は図５および図６に示
されており、これについては後で説明する。１０３はプ
リＸデコーダの出力信号を入力信号とするＮＡＮＤ回路
１０５と、その出力信号とアドレスバッファ出力信号（
内部アドレス信号）Ａ０′、Ａ０′＊（Ａ０′は最下位
アドレス、＊は上線の代わりであって、例えば＊付きの
信号は＊が付かない信号の逆相であることを意味する。 ＊印については以下同じ。）を入力信号とするＮＯＲ回
路１０６、１０７とで構成され、その出力端子がワード
線ＷＬ１、ＷＬ２に接続されたＸデコーダ、１０４はプ
リＹデコーダの出力信号を入力信号とするＮＯＲ回路１
０８で構成され、その出力信号が列選択信号Ｙ１となる
Ｙデコーダ、ＱＰ１〜ＱＰ３は、クロック信号φＰ で
制御され、ビット線ＢＬ１、ＢＬ１＊のプリチャージを
行うｐチャネルＭＯＳトランジスタ、ＱＮ１、ＱＮ２は
、列選択信号Ｙ１で制御され、ビット線ＢＬ１、ＢＬ１
＊とデータバスＤＢ、ＤＢ＊との間のスイッチングを行
うｎチャネルＭＯＳトランジスタ、ＭＣはワード線ＷＬ
１、ＷＬ２、冗長ワード線ＳＷＬ１、ＳＷＬ２とビット
線ＢＬ１、ＢＬ１＊との交点に配置されたメモリセルで
ある。
半導体メモリ装置の回路図である。図４において、１０
１ｃは冗長プログラム回路群、１０２ｃは冗長Ｘデコー
ダであって、これらの詳細回路図は図５および図６に示
されており、これについては後で説明する。１０３はプ
リＸデコーダの出力信号を入力信号とするＮＡＮＤ回路
１０５と、その出力信号とアドレスバッファ出力信号（
内部アドレス信号）Ａ０′、Ａ０′＊（Ａ０′は最下位
アドレス、＊は上線の代わりであって、例えば＊付きの
信号は＊が付かない信号の逆相であることを意味する。 ＊印については以下同じ。）を入力信号とするＮＯＲ回
路１０６、１０７とで構成され、その出力端子がワード
線ＷＬ１、ＷＬ２に接続されたＸデコーダ、１０４はプ
リＹデコーダの出力信号を入力信号とするＮＯＲ回路１
０８で構成され、その出力信号が列選択信号Ｙ１となる
Ｙデコーダ、ＱＰ１〜ＱＰ３は、クロック信号φＰ で
制御され、ビット線ＢＬ１、ＢＬ１＊のプリチャージを
行うｐチャネルＭＯＳトランジスタ、ＱＮ１、ＱＮ２は
、列選択信号Ｙ１で制御され、ビット線ＢＬ１、ＢＬ１
＊とデータバスＤＢ、ＤＢ＊との間のスイッチングを行
うｎチャネルＭＯＳトランジスタ、ＭＣはワード線ＷＬ
１、ＷＬ２、冗長ワード線ＳＷＬ１、ＳＷＬ２とビット
線ＢＬ１、ＢＬ１＊との交点に配置されたメモリセルで
ある。
【０００４】上述した半導体メモリ装置においては、只
一つのワード線が“Ｈ”レベル、只一つの列選択信号が
“Ｈ”レベルとなることにより只一つのメモリセルが選
択され、セルへのデータ入力あるいはセルからのデータ
出力が行われる。即ち、半導体メモリ装置の書き込みあ
るいは読み出し動作が行われる。
一つのワード線が“Ｈ”レベル、只一つの列選択信号が
“Ｈ”レベルとなることにより只一つのメモリセルが選
択され、セルへのデータ入力あるいはセルからのデータ
出力が行われる。即ち、半導体メモリ装置の書き込みあ
るいは読み出し動作が行われる。
【０００５】ここで、メモリセルに欠陥がありメモリセ
ル装置が不良となった場合、欠陥のあるメモリセルを冗
長回路のメモリセルに置換することにより、不良品を良
品にすることができる。図４には冗長ワード線ＳＷＬ１
、ＳＷＬ２の２本分について記されている。
ル装置が不良となった場合、欠陥のあるメモリセルを冗
長回路のメモリセルに置換することにより、不良品を良
品にすることができる。図４には冗長ワード線ＳＷＬ１
、ＳＷＬ２の２本分について記されている。
【０００６】次に、冗長回路の正規メモリセルへの置換
動作について、図５および図６を参照して説明する。図
５において、２０ｎは冗長プログラム回路、Ｆはヒュー
ズ、ＱＮ３〜ＱＮ５はｎチャネルＭＯＳトランジスタ、
ＱＰ４、ＱＰ５はｐチャネルＭＯＳトランジスタ、５０
１、５０２はインバータ、Ａｎ′、Ａｎ′＊は内部アド
レス信号、ＯＵＴは冗長プログラム回路２０ｎの出力信
号である。
動作について、図５および図６を参照して説明する。図
５において、２０ｎは冗長プログラム回路、Ｆはヒュー
ズ、ＱＮ３〜ＱＮ５はｎチャネルＭＯＳトランジスタ、
ＱＰ４、ＱＰ５はｐチャネルＭＯＳトランジスタ、５０
１、５０２はインバータ、Ａｎ′、Ａｎ′＊は内部アド
レス信号、ＯＵＴは冗長プログラム回路２０ｎの出力信
号である。
【０００７】この冗長プログラム回路において、不良メ
モリセルのアドレスが“０”に該当する時にヒューズＦ
をそのまま残し、“１”に該当する時はヒューズＦを切
断することにより不良アドレス番地をプログラムする。 ヒューズＦが残っている場合はトランジスタＱＰ４、Ｑ
Ｎ４がオンして内部アドレス信号Ａｎ′＊が出力信号Ｏ
ＵＴとして出力され、逆にヒューズＦが切断されている
場合は、トランジスタＱＮ５、ＱＰ５がオンしてアドレ
ス信号Ａｎ′が出力される。即ち、冗長プログラム回路
では外部入力アドレス信号Ａｎ（図示されていない）と
不良メモリセルのアドレス番地の一致について判定して
いる。
モリセルのアドレスが“０”に該当する時にヒューズＦ
をそのまま残し、“１”に該当する時はヒューズＦを切
断することにより不良アドレス番地をプログラムする。 ヒューズＦが残っている場合はトランジスタＱＰ４、Ｑ
Ｎ４がオンして内部アドレス信号Ａｎ′＊が出力信号Ｏ
ＵＴとして出力され、逆にヒューズＦが切断されている
場合は、トランジスタＱＮ５、ＱＰ５がオンしてアドレ
ス信号Ａｎ′が出力される。即ち、冗長プログラム回路
では外部入力アドレス信号Ａｎ（図示されていない）と
不良メモリセルのアドレス番地の一致について判定して
いる。
【０００８】図６において、２００〜２０ｉは図５で説
明した冗長プログラム回路であり、それらにより冗長プ
ログラム回路群１０１ｃが構成されている。この冗長プ
ログラム回路群１０１ｃの出力信号を入力信号とするＮ
ＡＮＤ回路６１１およびインバータ６１２により冗長Ｘ
デコーダ１０２ｃが構成され、その出力端子は冗長ワー
ド線ＳＷＬに接続されている。前述したように、外部入
力アドレス信号Ａｎ（ｎ＝０、１、…、ｉ）と不良メモ
リセルのアドレス番地が一致した時、冗長ワード線ＳＷ
Ｌが選択される。
明した冗長プログラム回路であり、それらにより冗長プ
ログラム回路群１０１ｃが構成されている。この冗長プ
ログラム回路群１０１ｃの出力信号を入力信号とするＮ
ＡＮＤ回路６１１およびインバータ６１２により冗長Ｘ
デコーダ１０２ｃが構成され、その出力端子は冗長ワー
ド線ＳＷＬに接続されている。前述したように、外部入
力アドレス信号Ａｎ（ｎ＝０、１、…、ｉ）と不良メモ
リセルのアドレス番地が一致した時、冗長ワード線ＳＷ
Ｌが選択される。
【０００９】ここで、冗長プログラム回路の台数につい
て考えてみると、半導体メモリの記憶容量が１メガビッ
トで、そのメモリセルアレイの構成が５１２×２０４８
ビット、即ち、５１２本のワード線、２０４８のビット
線対の構成であるものとすると、５１２本のワード線を
任意に選択するためのアドレス本数は９本（２９ ＝５
１２）であるから、冗長プログラム回路は９台必要とな
る。従って、ワード線ＳＷＬが２本の場合には１８台、
４本の場合には３６台の冗長プログラム回路がそれぞれ
必要となる。
て考えてみると、半導体メモリの記憶容量が１メガビッ
トで、そのメモリセルアレイの構成が５１２×２０４８
ビット、即ち、５１２本のワード線、２０４８のビット
線対の構成であるものとすると、５１２本のワード線を
任意に選択するためのアドレス本数は９本（２９ ＝５
１２）であるから、冗長プログラム回路は９台必要とな
る。従って、ワード線ＳＷＬが２本の場合には１８台、
４本の場合には３６台の冗長プログラム回路がそれぞれ
必要となる。
【００１０】以上、従来の半導体メモリの冗長ワード線
回路について説明したが、上述の冗長プログラム回路の
台数に関する問題は、冗長ビット線回路についても同様
である。
回路について説明したが、上述の冗長プログラム回路の
台数に関する問題は、冗長ビット線回路についても同様
である。
【００１１】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置では、不良のメモリセルを救済するための冗長ワ
ード線または冗長ビット線を複数設けた場合、冗長プロ
グラム回路の台数がそれらの本数に比例して多くなり、
冗長プログラム回路の面積が増大し、半導体メモリ装置
全体の面積に対するその割合が大きくなる。従って、従
来の半導体メモリ装置では冗長ワード線または冗長ビッ
ト線数を増加させるとチップ面積を増大させざるをえな
くなるという問題があった。
リ装置では、不良のメモリセルを救済するための冗長ワ
ード線または冗長ビット線を複数設けた場合、冗長プロ
グラム回路の台数がそれらの本数に比例して多くなり、
冗長プログラム回路の面積が増大し、半導体メモリ装置
全体の面積に対するその割合が大きくなる。従って、従
来の半導体メモリ装置では冗長ワード線または冗長ビッ
ト線数を増加させるとチップ面積を増大させざるをえな
くなるという問題があった。
【００１２】
【課題を解決するための手段】本発明の半導体メモリ装
置は、不良のメモリセルを救済するための予備ライン（
予備行または予備列）を複数本有するものであって、予
備ラインにより正規のラインを置換するときには、連続
した複数のラインを同時に置換することを特徴としてい
る。
置は、不良のメモリセルを救済するための予備ライン（
予備行または予備列）を複数本有するものであって、予
備ラインにより正規のラインを置換するときには、連続
した複数のラインを同時に置換することを特徴としてい
る。
【００１３】即ち、本発明の半導体メモリ装置において
は、不良のメモリセルの接続されたラインは他のライン
とともに、上位のアドレスが入力される冗長プログラム
回路群において記憶され、個々の予備ラインは下位のア
ドレスと冗長プログラム回路群の出力信号とによって選
択される。
は、不良のメモリセルの接続されたラインは他のライン
とともに、上位のアドレスが入力される冗長プログラム
回路群において記憶され、個々の予備ラインは下位のア
ドレスと冗長プログラム回路群の出力信号とによって選
択される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示す半導体メモ
リ装置の回路図である。本実施例の図４の従来例と相違
する点は、従来例で２本の冗長ワード線ＳＷＬ１、ＳＷ
Ｌ２にそれぞれ冗長プログラム回路群１０１ｃおよび冗
長Ｘデコーダ１０２ｃが配置されていたのに対し、本実
施例では１つの冗長プログラム回路群１０１ａと、１つ
の冗長Ｘデコーダ１０２ａとによって２本の冗長ワード
線ＳＷＬ１、ＳＷＬ２を選択するように構成されている
点であって、それ以外の点では両者は同様であるので、
その共通部分に関する説明は省略する。
て説明する。図１は本発明の一実施例を示す半導体メモ
リ装置の回路図である。本実施例の図４の従来例と相違
する点は、従来例で２本の冗長ワード線ＳＷＬ１、ＳＷ
Ｌ２にそれぞれ冗長プログラム回路群１０１ｃおよび冗
長Ｘデコーダ１０２ｃが配置されていたのに対し、本実
施例では１つの冗長プログラム回路群１０１ａと、１つ
の冗長Ｘデコーダ１０２ａとによって２本の冗長ワード
線ＳＷＬ１、ＳＷＬ２を選択するように構成されている
点であって、それ以外の点では両者は同様であるので、
その共通部分に関する説明は省略する。
【００１５】次に、本実施例の冗長プログラム回路群１
０１ａおよび冗長Ｘデコーダ１０２ａについて、図２を
参照して説明する。図２に示されるように、冗長プログ
ラム回路群１０１ａは冗長プログラム回路２０１〜２０
ｉにより構成される。また、冗長Ｘデコーダ１０２ａは
、冗長プログラム回路群１０１ａの出力信号を入力信号
とするＮＡＮＤ回路２１１と、このＮＡＮＤ回路２１１
の出力信号および内部アドレス信号Ａ０′、Ａ０′＊を
入力信号とするＮＯＲ回路２１３、２１２により構成さ
れている。そして、ＮＯＲ回路２１２および２１３の出
力端子が冗長ワード線ＳＷＬ１、ＳＷＬ２に接続されて
いる。なお、冗長プログラム回路２０１〜２０ｉの回路
図は図５に示されたものと同様であるので、その説明は
省略する。
０１ａおよび冗長Ｘデコーダ１０２ａについて、図２を
参照して説明する。図２に示されるように、冗長プログ
ラム回路群１０１ａは冗長プログラム回路２０１〜２０
ｉにより構成される。また、冗長Ｘデコーダ１０２ａは
、冗長プログラム回路群１０１ａの出力信号を入力信号
とするＮＡＮＤ回路２１１と、このＮＡＮＤ回路２１１
の出力信号および内部アドレス信号Ａ０′、Ａ０′＊を
入力信号とするＮＯＲ回路２１３、２１２により構成さ
れている。そして、ＮＯＲ回路２１２および２１３の出
力端子が冗長ワード線ＳＷＬ１、ＳＷＬ２に接続されて
いる。なお、冗長プログラム回路２０１〜２０ｉの回路
図は図５に示されたものと同様であるので、その説明は
省略する。
【００１６】図２に示される本実施例回路の図６の従来
例回路と相違する点は、図２の冗長プログラム回路群１
０１ａでは、内部アドレス信号Ａ０′、Ａ０′＊を入力
信号とする冗長プログラム回路が除去され、そして、冗
長Ｘデコーダ１０２ａにおいて、内部アドレス信号Ａ０
′、Ａ０′＊を入力信号とするＮＯＲ回路２１２、２１
３が設けられた点である。この回路構成により、本実施
例においては、不良メモリセルを置換する場合にＳＷＬ
１、ＳＷＬ２の２本の冗長ワード線が同時に置換される
。本置換方式では、連続した２つのビット線上に不良が
ある場合にワード線が２本同時に置換されて不良チップ
が救済される。
例回路と相違する点は、図２の冗長プログラム回路群１
０１ａでは、内部アドレス信号Ａ０′、Ａ０′＊を入力
信号とする冗長プログラム回路が除去され、そして、冗
長Ｘデコーダ１０２ａにおいて、内部アドレス信号Ａ０
′、Ａ０′＊を入力信号とするＮＯＲ回路２１２、２１
３が設けられた点である。この回路構成により、本実施
例においては、不良メモリセルを置換する場合にＳＷＬ
１、ＳＷＬ２の２本の冗長ワード線が同時に置換される
。本置換方式では、連続した２つのビット線上に不良が
ある場合にワード線が２本同時に置換されて不良チップ
が救済される。
【００１７】ここで、従来例の説明のちきと同様に冗長
プログラム回路の台数について考えてみる。５１２本の
ワード線構成の場合、アドレス本数は９本であるが、従
来例では冗長ワード線を２本設けた場合、冗長プログラ
ム回路は前述したように１８台必要となる。一方本実施
例においては、図２からわかるように、９−１＝８台で
よく従来技術の半分以下で済む。
プログラム回路の台数について考えてみる。５１２本の
ワード線構成の場合、アドレス本数は９本であるが、従
来例では冗長ワード線を２本設けた場合、冗長プログラ
ム回路は前述したように１８台必要となる。一方本実施
例においては、図２からわかるように、９−１＝８台で
よく従来技術の半分以下で済む。
【００１８】図３は本発明の他の実施例を示す要部回路
図である。本実施例回路の図２に示された先の実施例と
相違する点は、冗長プログラム回路群１０１ｂにおいて
、内部アドレス信号Ａ１′、Ａ１′＊を入力信号とする
冗長プログラム回路が除去され、代わって冗長Ｘデコー
ダ１０２ｂにおいて、ＮＡＮＤ回路３１１の出力信号と
内部アドレス信号Ａ０′、Ａ０′＊、Ａ１、Ａ１′＊を
入力信号とし、その出力信号が冗長ワード線ＳＷＬ１〜
ＳＷＬ４を選択するＮＯＲ回路３１２〜３１５が設けら
れている点である。
図である。本実施例回路の図２に示された先の実施例と
相違する点は、冗長プログラム回路群１０１ｂにおいて
、内部アドレス信号Ａ１′、Ａ１′＊を入力信号とする
冗長プログラム回路が除去され、代わって冗長Ｘデコー
ダ１０２ｂにおいて、ＮＡＮＤ回路３１１の出力信号と
内部アドレス信号Ａ０′、Ａ０′＊、Ａ１、Ａ１′＊を
入力信号とし、その出力信号が冗長ワード線ＳＷＬ１〜
ＳＷＬ４を選択するＮＯＲ回路３１２〜３１５が設けら
れている点である。
【００１９】図３の実施例においては、不良メモリセル
を置換する場合、ＳＷＬ１〜ＳＷＬ４の４本の冗長ワー
ド線が同時に置換される。本置換方式によれば、例えば
連続したビット線上に３〜４ビットの不良がある場合、
ワード線が４本同時に置換されるため、不良チップが救
済される。
を置換する場合、ＳＷＬ１〜ＳＷＬ４の４本の冗長ワー
ド線が同時に置換される。本置換方式によれば、例えば
連続したビット線上に３〜４ビットの不良がある場合、
ワード線が４本同時に置換されるため、不良チップが救
済される。
【００２０】ここで、従来例の説明の時と同様に冗長プ
ログラム回路の台数について考えてみる。５１２本のワ
ード線構成の場合、アドレス本数は９本であるが、従来
例の場合冗長ワード線を４本設けた場合、冗長プログラ
ム回路は９×４＝３６台必要となるが、本実施例によれ
ば、９−２＝７台でよく、従来技術の５分の１以下で済
む。
ログラム回路の台数について考えてみる。５１２本のワ
ード線構成の場合、アドレス本数は９本であるが、従来
例の場合冗長ワード線を４本設けた場合、冗長プログラ
ム回路は９×４＝３６台必要となるが、本実施例によれ
ば、９−２＝７台でよく、従来技術の５分の１以下で済
む。
【００２１】ところで、不良メモリセルはメモリセルア
レイ上に一様に分布しているのではなく、多くの場合は
特定の場所に固まって分布する。従って、例えば図３の
実施例の場合、４本の冗長ワード線を任意に置換しうる
従来例と比較して救済しうるチップの数は減少するもの
の減少するチップ数はそれ程多くはない。
レイ上に一様に分布しているのではなく、多くの場合は
特定の場所に固まって分布する。従って、例えば図３の
実施例の場合、４本の冗長ワード線を任意に置換しうる
従来例と比較して救済しうるチップの数は減少するもの
の減少するチップ数はそれ程多くはない。
【００２２】なお、以上の実施例では、正規のワード線
を冗長ワード線によって置換する場合について説明した
が、これを正規のビット線を冗長ビット線によって置換
するように変更することができる。
を冗長ワード線によって置換する場合について説明した
が、これを正規のビット線を冗長ビット線によって置換
するように変更することができる。
【００２３】また、実施例はＳＲＡＭに関するものであ
ったが、本発明はこれに限定されるものではなく、ＤＲ
ＡＭやＲＯＭ等の他の半導体メモリ装置にも適用しうる
ものである。
ったが、本発明はこれに限定されるものではなく、ＤＲ
ＡＭやＲＯＭ等の他の半導体メモリ装置にも適用しうる
ものである。
【００２４】さらに、実施例では、冗長プログラム回路
群と冗長Ｘデコーダとが１個ずつしか設けられていなか
ったが、これらを複数組同一チップ上に搭載するように
することができる。
群と冗長Ｘデコーダとが１個ずつしか設けられていなか
ったが、これらを複数組同一チップ上に搭載するように
することができる。
【００２５】
【発明の効果】以上説明したように、本発明は、冗長回
路を有する半導体メモリ装置において、連続した複数の
行または列を同時に置換するようにしたものであるので
、本発明によれば、冗長プログラム回路の台数を半分以
下にすることができ、冗長プログラム回路のための面積
を大幅に削減することができる。
路を有する半導体メモリ装置において、連続した複数の
行または列を同時に置換するようにしたものであるので
、本発明によれば、冗長プログラム回路の台数を半分以
下にすることができ、冗長プログラム回路のための面積
を大幅に削減することができる。
【００２６】さらに、本発明によれば、プログラムすべ
き冗長プログラム回路の台数が減少したことにより、プ
ログラム工数が短縮され効率的なプログラミングが可能
となる。
き冗長プログラム回路の台数が減少したことにより、プ
ログラム工数が短縮され効率的なプログラミングが可能
となる。
【図１】本発明の一実施例を示す回路図。
【図２】図１の部分詳細図。
【図３】本発明の他の実施例を示す要部回路図。
【図４】従来例の回路図。
【図５】図４の部分詳細図。
【図６】図４の部分詳細図。
１０１ａ、１０１ｂ、１０１ｃ 冗長プログラム回路
群１０２ａ、１０２ｂ、１０２ｃ 冗長Ｘデコーダ１
０３ Ｘデコーダ １０４ Ｙデコーダ ２００、２０１、…、２０ｉ、２０ｎ 冗長プログラ
ム回路
群１０２ａ、１０２ｂ、１０２ｃ 冗長Ｘデコーダ１
０３ Ｘデコーダ １０４ Ｙデコーダ ２００、２０１、…、２０ｉ、２０ｎ 冗長プログラ
ム回路
Claims (3)
- 【請求項１】 正規のメモリセルが接続された複数の
正規メモリラインと、不良のメモリセルを代替するため
の冗長メモリセルが接続された複数の予備ラインと、ア
ドレス信号が入力され、不良の正規メモリセルが接続さ
れた正規メモリラインを含む連続した複数の正規メモリ
ラインを記憶し、記憶された正規メモリラインが選択さ
れたときに選択信号を出力する冗長プログラム回路群と
、前記冗長プログラム回路群の出力信号と、前記冗長プ
ログラム回路群に入力される前記アドレス信号とは異な
るアドレス信号とが入力され、このアドレス信号と前記
冗長プログラム回路群の出力信号とによって前記複数の
予備ラインを１つずつ順次選択する冗長デコーダと、を
備えた半導体メモリ装置。 - 【請求項２】 請求項１記載の冗長プログラム回路群
と同冗長デコーダとを複数組備えた半導体メモリ装置。 - 【請求項３】 前記冗長プログラム回路群に入力され
るアドレス信号が上位のアドレス信号であり、前記冗長
デコーダに入力されるアドレス信号が下位のアドレス信
号である請求項１または２記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413753A JPH04222998A (ja) | 1990-12-25 | 1990-12-25 | 半導体メモリ装置 |
| US07/810,037 US5297088A (en) | 1990-12-25 | 1991-12-19 | Random access memory device with redundant row decoder for controlling a plurality of redundant word lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2413753A JPH04222998A (ja) | 1990-12-25 | 1990-12-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04222998A true JPH04222998A (ja) | 1992-08-12 |
Family
ID=18522325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2413753A Pending JPH04222998A (ja) | 1990-12-25 | 1990-12-25 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5297088A (ja) |
| JP (1) | JPH04222998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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