JPH0335533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0335533A JPH0335533A JP17142489A JP17142489A JPH0335533A JP H0335533 A JPH0335533 A JP H0335533A JP 17142489 A JP17142489 A JP 17142489A JP 17142489 A JP17142489 A JP 17142489A JP H0335533 A JPH0335533 A JP H0335533A
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000012535 impurity Substances 0.000 claims description 41
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 26
- 238000001020 plasma etching Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 229920000742 Cotton Polymers 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野］
本発明は半導体装置の製造方法に関する。
〔従来の技術］
従来の半導体装置は第３図及び第４図に示すよう、な構
造をしていて、−１１５１にラテラル型の０ＭＯ３と呼
ばれる高耐圧素子の構造で、１．１３は半導体基板、７
は第二導電型の高濃度不純物拡散層、６は第一導電型の
低濃度不純物拡散層、９はゲート電極、１２は配線、１
１は保護膜、１０は層間絶縁膜、８はゲート絶縁膜、４
は第二導電型の低濃度不純物拡散層、をそれぞれ示して
いる。
造をしていて、−１１５１にラテラル型の０ＭＯ３と呼
ばれる高耐圧素子の構造で、１．１３は半導体基板、７
は第二導電型の高濃度不純物拡散層、６は第一導電型の
低濃度不純物拡散層、９はゲート電極、１２は配線、１
１は保護膜、１０は層間絶縁膜、８はゲート絶縁膜、４
は第二導電型の低濃度不純物拡散層、をそれぞれ示して
いる。
〔発明が解決しようとする課題］
しかし前述の従来構造では、高耐圧化しようとすればゲ
ートから第一導電型の低濃度不純物拡散層にくるまれて
いない第二導電型高濃度不純物拡散層（ドレイン）まで
の距離を、第一導電型の低濃度不純物拡散層にくるまれ
ている高濃度不純物拡散層（ソース）からの空乏層の厚
さ以上にデザインする必要があり、平面的に相当な面積
を有し、集積化がむずかしいという問題点を有する。
ートから第一導電型の低濃度不純物拡散層にくるまれて
いない第二導電型高濃度不純物拡散層（ドレイン）まで
の距離を、第一導電型の低濃度不純物拡散層にくるまれ
ている高濃度不純物拡散層（ソース）からの空乏層の厚
さ以上にデザインする必要があり、平面的に相当な面積
を有し、集積化がむずかしいという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは高集積化の可能なラテラル型のＤ
ＭＯＳを提供することにある。
の目的とするところは高集積化の可能なラテラル型のＤ
ＭＯＳを提供することにある。
〔課題を解決するための手段１
本発明の半導体装置の製造方法は、
１）ａ）半導体基板上に少なくと６−つ以上の溝を形成
する工程と、 ｂ）前記溝を絶縁物で埋める工程と、 Ｃ）前記溝を隔てて片側に第一導電型の低濃度不純物層
を形成する工程と、 ｄ）前記溝内の第一導電型の低濃度不純物層側の絶縁物
を第一導電型の低濃度不純物層の深さを越えて一部除去
する工程と。
する工程と、 ｂ）前記溝を絶縁物で埋める工程と、 Ｃ）前記溝を隔てて片側に第一導電型の低濃度不純物層
を形成する工程と、 ｄ）前記溝内の第一導電型の低濃度不純物層側の絶縁物
を第一導電型の低濃度不純物層の深さを越えて一部除去
する工程と。
ｅ）半導体基板表面にゲート絶縁膜を形成する工程と。
ｆ）前記溝内の絶縁物が一部除去されている部位にゲー
ト電極を埋め込む工程と、 ｇ）前記ゲート電極をマスクに第二導電型の高濃度不純
物拡散層をイオン打ち込みする工程とからなる事を特徴
とする。
ト電極を埋め込む工程と、 ｇ）前記ゲート電極をマスクに第二導電型の高濃度不純
物拡散層をイオン打ち込みする工程とからなる事を特徴
とする。
２）前記半導体基板は第二導電型であることを特徴とす
る。
る。
３）前記半導体基板が第一導電型であり、且つ溝形成後
に溝内表面に第二導電型の低濃度不純物を形成する工程
を有することを特徴とする。
に溝内表面に第二導電型の低濃度不純物を形成する工程
を有することを特徴とする。
〔作 用１
本発明の上記の製造方法によって形成された半導体装置
は、ゲート・ドレイン間の距離を半導体基板内に稼ぐこ
とができるため極端に高集積化することが可能となる。
は、ゲート・ドレイン間の距離を半導体基板内に稼ぐこ
とができるため極端に高集積化することが可能となる。
【実 施 例］
以下実施例に基づき詳細に説明する。第１図及び第２図
は、本発明における半導体装置の製造方法の実施例を示
す主要工程断面図で、ｌ、１３は半導体基板、５は絶縁
膜、７は第二導電型の高濃度不純物拡散層、６は第一導
電型の低濃度不純物拡散層、９はゲート電極、１２は配
線、１１は保護膜、ｌＯは層間綿ｊ、ｔ ＩＩＩ、８は
ゲート絶縁膜、４は第二導電型の低濃度不純物拡散層、
をそれぞれ示している。
は、本発明における半導体装置の製造方法の実施例を示
す主要工程断面図で、ｌ、１３は半導体基板、５は絶縁
膜、７は第二導電型の高濃度不純物拡散層、６は第一導
電型の低濃度不純物拡散層、９はゲート電極、１２は配
線、１１は保護膜、ｌＯは層間綿ｊ、ｔ ＩＩＩ、８は
ゲート絶縁膜、４は第二導電型の低濃度不純物拡散層、
をそれぞれ示している。
通常のラテラル型のＤＭＯＳでは、第一導電型の低濃度
不純物拡散層にくるまれていない第二導電型の高濃度不
純物拡散層（ドレイン）と第一導電型の低濃度不純物拡
散層にくるまれている第二導電型の高濃度不純物拡散層
（ソース）が存在し、第一導電型の低濃度不純物拡散層
をチャンネルとしてゲート絶縁膜を介してゲート電極を
チャンネルにオーバーして形成する。
不純物拡散層にくるまれていない第二導電型の高濃度不
純物拡散層（ドレイン）と第一導電型の低濃度不純物拡
散層にくるまれている第二導電型の高濃度不純物拡散層
（ソース）が存在し、第一導電型の低濃度不純物拡散層
をチャンネルとしてゲート絶縁膜を介してゲート電極を
チャンネルにオーバーして形成する。
本実施例の製造方法では、ゲート端からドレインの距離
を基板方向にとっており、ソースからの空乏層の広がり
の影響を受けにくくなっている。
を基板方向にとっており、ソースからの空乏層の広がり
の影響を受けにくくなっている。
そのため高密度の集積化がおこなわれている。
次に、本実施例を工程順に詳細に説明する。まず半導体
基板として、例えば第一導電型の基板としてＰ型シリコ
ン基板に塩素ガスによるリアクティブイオンエツチング
（ＲＩ Ｅ）によって垂直に溝を形成し、第二導電型の
低濃度不純物（４）としてＮ型の例えばリンを溝中にフ
ォトレジストをマスクにイオン打ち込み法によって形成
する。
基板として、例えば第一導電型の基板としてＰ型シリコ
ン基板に塩素ガスによるリアクティブイオンエツチング
（ＲＩ Ｅ）によって垂直に溝を形成し、第二導電型の
低濃度不純物（４）としてＮ型の例えばリンを溝中にフ
ォトレジストをマスクにイオン打ち込み法によって形成
する。
（第１図（ａ）、（ｂ））この際の不純物は勿論ノンに
限定されるわけではなく砒素をはじめ様々な不純物があ
る。
限定されるわけではなく砒素をはじめ様々な不純物があ
る。
つぎに、化学気層成長法（ＣＶＤ）によって絶縁物とし
て、例えば酸化シリコン（５）を成長させ、ＲＩＥによ
るエッチバックによって溝内にのみ残す、この際絶縁物
は勿論酸化シリコンに限定されるわけではなく、シリコ
ン窒化膜、オキシナイトライドをはじめ様々な材料があ
る。（第１図（Ｃ）） ついで、ソースを形成したい任意の溝に囲まれた領域に
第一導電型の低濃度不純物（６）としてＰ型の例えばボ
ロンを拡散する。（第１図（ｄ））この際の不純物はボ
ロンに限定されるわけではなく様々な不純物がある。
て、例えば酸化シリコン（５）を成長させ、ＲＩＥによ
るエッチバックによって溝内にのみ残す、この際絶縁物
は勿論酸化シリコンに限定されるわけではなく、シリコ
ン窒化膜、オキシナイトライドをはじめ様々な材料があ
る。（第１図（Ｃ）） ついで、ソースを形成したい任意の溝に囲まれた領域に
第一導電型の低濃度不純物（６）としてＰ型の例えばボ
ロンを拡散する。（第１図（ｄ））この際の不純物はボ
ロンに限定されるわけではなく様々な不純物がある。
ついで、溝のソースに接する面の絶縁物（５）を第一導
電型の低濃度不純物（６）の深さより若干深くなるよう
にＲＩＥによりエッチ：／グ除去し、ゲート絶縁物とし
て酸化膜（５）を形成する。この際ゲート絶縁膜は酸化
膜に限定されるわけではなくシリコン窒化膜、オキシナ
イトライドやこれらの積層膜など様々な膜がある。（第
１図（ｅ）） ついで、ゲート電極（９）として多結晶シリコン月莫を
ＣＶＤによって形成し、フォトエツチングによってゲー
ト電極を形成する。ゲート材料ら多結晶シリコンに限定
されるわけではなく様々な金属がある。（第１図（ｆ）
） ついで、第二導電型の高濃度不純物（７）としてＮ型の
例えば砒素をソース及びドレイン領域にイオン打ち込み
によって拡散する。この際不純物は砒素に限定されるわ
けではなくリン等様々な不純物がある。（第１図（ｇ）
） ついで、配線（１２）や保護膜（１１）を形成して半導
体装置が完成する。（第１図（ｈ））ここでは不純物を
限定してＮチャンネル型の素子を形成しているが、第−
及び第二導電型の不純物が入れ替わってもＰチャンネル
型の素子が形成される。
電型の低濃度不純物（６）の深さより若干深くなるよう
にＲＩＥによりエッチ：／グ除去し、ゲート絶縁物とし
て酸化膜（５）を形成する。この際ゲート絶縁膜は酸化
膜に限定されるわけではなくシリコン窒化膜、オキシナ
イトライドやこれらの積層膜など様々な膜がある。（第
１図（ｅ）） ついで、ゲート電極（９）として多結晶シリコン月莫を
ＣＶＤによって形成し、フォトエツチングによってゲー
ト電極を形成する。ゲート材料ら多結晶シリコンに限定
されるわけではなく様々な金属がある。（第１図（ｆ）
） ついで、第二導電型の高濃度不純物（７）としてＮ型の
例えば砒素をソース及びドレイン領域にイオン打ち込み
によって拡散する。この際不純物は砒素に限定されるわ
けではなくリン等様々な不純物がある。（第１図（ｇ）
） ついで、配線（１２）や保護膜（１１）を形成して半導
体装置が完成する。（第１図（ｈ））ここでは不純物を
限定してＮチャンネル型の素子を形成しているが、第−
及び第二導電型の不純物が入れ替わってもＰチャンネル
型の素子が形成される。
また、第２図の様に第二導電型の低濃度不純物を形成し
ない場合は半導体基板は第２導電型であることが望まし
い、またここではゲート電極をエッチバック技術によっ
て形成している。
ない場合は半導体基板は第２導電型であることが望まし
い、またここではゲート電極をエッチバック技術によっ
て形成している。
以上のような構成によって、ゲートからドレインの距離
を基板の深さ方向に稼ぐため高集積化することが可能と
なった。また溝は隣接する素子を分離する効果もあり、
高信頼性の半導体装置を得た。
を基板の深さ方向に稼ぐため高集積化することが可能と
なった。また溝は隣接する素子を分離する効果もあり、
高信頼性の半導体装置を得た。
［発明の効果１
以上述べたように本発明の製造方法によれば、溝に沿っ
て空乏層が広がるために、ゲート・ドレイン間の距離を
半導体基板内に稼ぐことができるため極端に高集積化す
ることが可能となった。また溝は隣接する素子を分離す
る効果らあり、高信頼性の半導体装置を得た。
て空乏層が広がるために、ゲート・ドレイン間の距離を
半導体基板内に稼ぐことができるため極端に高集積化す
ることが可能となった。また溝は隣接する素子を分離す
る効果らあり、高信頼性の半導体装置を得た。
第１図（ａ）〜（ｈ）は、本発明の半導体装置の製造装
置の一実施例を示す主要工程断面図。 第２図（ａ）〜（ｇ）は１本発明の半導体装置の製造装
置の一実施例を示す主要工程断面図。 第３図及び第４図は、従来の半導体装置を示す主要断面
図。 第一導電型の半導体基板 酸化膜 フォトレジスト 第二導電型低濃度不純物拡散層 絶縁膜 第一導電型の低濃度不純物拡散層 第二導電型の高濃度不純物拡散層 ゲート絶縁膜 ゲート電極 層間絶縁膜 保護膜 配線 第二導電型の半導体基板
置の一実施例を示す主要工程断面図。 第２図（ａ）〜（ｇ）は１本発明の半導体装置の製造装
置の一実施例を示す主要工程断面図。 第３図及び第４図は、従来の半導体装置を示す主要断面
図。 第一導電型の半導体基板 酸化膜 フォトレジスト 第二導電型低濃度不純物拡散層 絶縁膜 第一導電型の低濃度不純物拡散層 第二導電型の高濃度不純物拡散層 ゲート絶縁膜 ゲート電極 層間絶縁膜 保護膜 配線 第二導電型の半導体基板
Claims (3)
- （１）ａ）半導体基板上に少なくとも一つ以上の溝を形
成する工程と、 ｂ）前記溝を絶縁物で埋める工程と、 ｃ）前記溝を隔てて片側に第一導電型の低濃度不純物層
を形成する工程と、 ｄ）前記溝内の第一導電型の低濃度不純物層側の絶縁物
を第一導電型の低濃度不純物層の深さを越えて一部除去
する工程と、 ｅ）半導体基板表面にゲート絶縁膜を形成する工程と、 ｆ）前記溝内の絶縁物が一部除去されている部位にゲー
ト電極を埋め込む工程と、 ｇ）前記ゲート電極をマスクに第二導電型の高濃度不純
物拡散層をイオン打ち込みする工程とからなる事を特徴
とする半導体装置の製造方法。 - （２）前記半導体基板は第二導電型であることを特徴と
する請求項１記載の半導体装置の製造方法。 - （３）前記半導体基板が第一導電型であり、且つ溝形成
後に溝内表面に第二導電型の低濃度不純物を形成する工
程を有することを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17142489A JPH0335533A (ja) | 1989-07-03 | 1989-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17142489A JPH0335533A (ja) | 1989-07-03 | 1989-07-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335533A true JPH0335533A (ja) | 1991-02-15 |
Family
ID=15922876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17142489A Pending JPH0335533A (ja) | 1989-07-03 | 1989-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278100A (ja) * | 2008-05-16 | 2009-11-26 | Asahi Kasei Electronics Co Ltd | 横方向半導体デバイスおよびその製造方法 |
| JP2011108797A (ja) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | トレンチ型パワーｍｏｓトランジスタおよびその製造方法 |
-
1989
- 1989-07-03 JP JP17142489A patent/JPH0335533A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278100A (ja) * | 2008-05-16 | 2009-11-26 | Asahi Kasei Electronics Co Ltd | 横方向半導体デバイスおよびその製造方法 |
| JP2011108797A (ja) * | 2009-11-17 | 2011-06-02 | Ptek Technology Co Ltd | トレンチ型パワーｍｏｓトランジスタおよびその製造方法 |
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