JPH012091A

JPH012091A - 画像制御装置

Info

Publication number: JPH012091A
Application number: JP62-158357A
Authority: JP
Inventors: 哲明鶴岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Filing date: 1987-06-25
Publication date: 1989-01-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段（第１図）作用（第１図）実施例（第２図〜第６図） ■、実施例と第１図との対応関係 ■、実施例の構成および全体的な動作 ■１画像メモリの制御動作（ｉ）制御データの一具体側（ｉｉ）制御データの別置体側 ■、実施例のまとめ ■０発明の変形態様発明の効果〔概　要〕画像制御装置であって、クロック信号を計数して得たア
ドレス信号に応じて、制御情報提供手段に予め格納され
ている複数の制御情報から任意に出力して得た制御情報
信号に従って、画像格納手段における格納画像データが
読み出されて表示手段によって表示されるようにし、制
御情報提供手段に格納する複数の制御情報に基づいて画
像メモリの制御が容易かつ柔軟となる。

〔産業上の利用分野〕　。

本発明は、画像制御装置に関し、特に、表示装置に画像
メモリから画像データを供与する場合の制御を行なうよ
うにした画像制御装置に関するものである。

〔従来の技術〕

従来から公知の画像制御装置における画像メモリとして
は、標準のダイナミック・ランダム・アクセス・メモリ
（本明細書ではＤＲＡＭと云う）が利用されてきた。

かような画像メモリの制御にあっては、汎用のコントロ
ーラＬＳＩを用いる方法があった。これによれば、比較
的少ない部品数にて画像制御装置を実現することができ
、所望の制御を行なわせるようにするための開発が容易
である。

しかしながら、使用する汎用のコントローラＬＳｔであ
っても要求される機能を満たさない場合があるため、汎
用、のコントローラＬＳＩの使用を断念することもあっ
た。あるいは、汎用のコントローラＬＳＩに対して、所
望の付加回路を外付けで追加して、所望の機能を実現す
るようにしていた。

また、所望の制御機能をもたせるような論理回路を設計
し、その回路を回路部品にて構成する方法があった。こ
の方法では、回路部品の点数が多大となっていた。

更に、所望の制御機能をもたせるような論理回路を設計
し、カスタムＬＳＩに−て実現する方法があった。しか
しながら、このコントローラによれば、設定条件の自由
度が少ないという欠点があった。

ところで、ＤＲＡＭによる画像メモリから読み出された
データを表示するＣＲＴの解像度および階調の増加に伴
い、画像メモリの大容量化が進むと共に、描画速度の向
上が要請されている。これに応えるものとしての画像メ
モリには、最近和犬いで発表されたシリアル入力（ドツ
ト・シフタ）付きのデュアル・ボートＲＡＭ（本明細書
ではＤＰＲＡＭと云う）が頻繁に使用されるようになっ
てきた。

ＤＰＲＡＭは、標準ＤＲＡＭのチップ上にドツト・シッ
クの機能を搭載したものである。なお、ＤＰＲＡＭにつ
いては、マルチ・ボートＤＲＡＭとも称され、雑誌「ト
ランジスタ技術」の１９８７年１月号の第３６２頁以降
ｒ画像用マルチ・ボートＤＲＡＭＪに詳しく紹介されて
いる。

このようなりＰＲＡＭは、シリアル入力部のシリアル・
アクセス・メモリ（以下、単にＳＡＭと云う）と称する
レジスタを本来内蔵している。このＤＰＲＡＭを画像メ
モリとして用いることにより、描画効率を高めることが
できる。　　・〔発明が解決しようとする問題点〕ところで、上述した従来方式にあっては、画像メモリの
制御の基本的な信号（リフレッシュメモリアドレス、表
示期間信号等）および同期信号を基準クロックを計数し
た値によって固定的に発生させていた。また、汎用ＬＳ
Ｉを用いていても、設定条件は任意ではなく各信号の変
化点を設定する程度でしかなかった。

本発明は、このような点にかんがみて創作されたもので
あって、画像メモリの制御における設定条件を柔軟に変
えることができる画像制御装置を提供することを目的と
している。

〔問題点を解決するための手段〕

第１図は、本発明の画像制御装置の原理ブロック図であ
る。

図において、計数手段１１３は、クロック信号１１１を
受けて計数する。

制御情報提供手段１１９には複数の制御情報が格納され
ており、計数手段１１３の計数状態によるアドレス信号
１１５に応じて、その格納制御情報に対応する制御情報
信号１１７を出力する。

画像格納手段１２１には画像データが格納され、制御情
報信号１１７に応じて、その格納画像データが読み出さ
れる。

表示手段１２３は、画像格納手段１２１から読み出され
た画像データに基づいて表示を行なう。

従って、全体として、制御情報提供手段１１９に格納さ
れている複数の制御情報に基づいて制御情報信号１１７
を得て、画像格納手段１２１における格納画像データが
読み出されて表示手段１２３によって表示されるように
構成されている。

〔作　用〕

クロック信号１１１が計数され、そのアドレス信号１１
５に応じて、制御情報提供手段１１９に予め格納されて
いる複数の制御情報が任意に出力される。出力された制
御情報信号１１７に従い、画像格納手段１２１に格納さ
れている画像データが読み出される。その読み出された
画像データに基づいて、表示手段１２３で表示される。

本発明にあっては、制御情報提供手段１１９に予め複数
の制御情報を格納しておき、任意な制御情報を出力して
、画像格納手段１２１から画像データを読み出す制御を
行なうことにより、簡単な回路形成で各種の画面の形式
に対応できる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例における画像制御装置の構
成を示す。

■、　　　　と　１゛との・心　、ここで、本発明の実施例と第１図との対応関係を示して
おく。

クロック信号１１１は、分周器２１５からの分周出力信
号２１９に相当する。

計数手段１１３は、カウンタ２２１に相当する。

アドレス信号１１５は、カウンタ２２１の計数状態出力
信号に相当する。

制御情報信号１１７は、メモリサイクル発生回路２１７
から出力される制御信号に相当する。

制御情報提供手段１１９は、セレクタ２２５゜画像制御
メモリ２３３．Ｄ型フリップフロップ２２３、メモリサ
イクル発生回路２１？に相当する。

画像格納手段１２１は、画像メモリ２４１に相当する。

表示手段１２３は、図示しない表示系に相当する。

画像データは、表示系にて表示されるべき画像情報に相
当する。

制御情報は、画像制御メモリ２３３に格納されるタイミ
ング、サイクル情報に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

■　　　　の　　　゛よび　　・な第２図に示す本発明実施例における画像メモリとしては
、上述したシリアル入力付きのＤＰＲＡＭが用いられて
いる。このＤＲＡＭは、シリアル入力部のＳＡＭ（レジ
スタ）を内蔵している。これにより、ＲＡＭを画像メモ
リとして用いることにより、描画効率が高められる。こ
こで、画像メモリの制御を行なうための各種の情報を格
納するものとして、スタティックＲＡＭを画像制御メモ
リとして用いている０画像メモリおよび画像制御メモリ
は共に、ホストプロセッサから書き込み。

読み出しが可能なように、バス調停機能を持たせている
。

第２図において、所定の周波数で発振する発信器２１１
によって発生されるドツトクロック信号２１３は、分周
比（１／４）による分周器２１５の信号入力端と、メモ
リサイクル発生回路２１７のＣＰＵアクセス調停端とに
共通に供給されている。

分周器２１５の分周出力信号２１９は、カウンタ２２１
の計数入力端に供給されると共に、Ｄ型フリップフロッ
プ（Ｆ／Ｆ）２２３のＤ入力端に供給される。

カウンタ２２１の計数状態を表す出力信号は、セレクタ
２２５の１つの入力端に供給される。このセレクタ２２
５の他の入力端および制御入力端には、図示しないホス
トプロセッサ（ＣＰＵ）からの対応する画像制御メモリ
セレクト線２２９および画像制御メモリセレクト線２２
９が接続されている。

セレクタ２２５の選択出力信号２３１が、スタティック
ＲＡＭで成る画像制御メモリ２３３の書き込み入力端に
供給される。この画像制御メモリ２３３の読み出し出力
による画像制御データ信号２３５は、Ｄ型フリップフロ
ップ２２３のクロック入力端子に供給されると共に、双
方向バッファ２３７に供給されるようになっている。

双方向バッファ２３７には、ホストプロセッサからのデ
ータバス線２３９が接続されている。また、データバス
線２３９には、ＤＰＲＡＭで成る画像メモリ２４１のデ
ータ入力端に接続されている。

Ｄ型フリップフロップ２２３の出力側から垂直同期信号
（ＶＳＹＮＣ）水平同期信号（Ｈ３ＹＮＣ）が得られて
ＣＲＴを含む表示系（図示せず）に供給されると共に、
マルチプレクサ２４５の１つの入力端に供給されるリフ
レッシュアドレス信号２４３とメモリサイクル発生回路
２１７に供給される制御情報信号２４７とが得られるよ
うになっている。

、メモリサイクル発生回路２１７から出力されるロウア
ドレスおよびカラムアドレスのアドレスデータ信号（−
ｒス３−およびでＡＳ）、データ書き込みおよび読み出
し制御信号（ＷＥ、ＯＢ）、およびデータ書き込みのた
めのシリアルクロック信号が、画像メモリ２４１の対応
する各入力端に供給される。また、メモリサイクル発生
回路２１７からは、ホス・トプロセッサに“メモリレデ
ィー”を通知でき、選択制御信号２４９がマルチプレク
サ２４５に供給される。

一選沢制御信号２４９が供給されるマルチプレクサ２４
５の他方の入力端には、ホストプロセッサからのアドレ
ス線２２７が制御されており、該制御情報信号２４７の
メモリアドレス信号２５１（Ａ０〜Ａ−１の８ビツト）
が、画像メモリ２４１のアドレス入力端に供給される。

画像メモリ２４１を形成するＤＰＲＡＭは、シリアル読
み出しクロックによって、通常のデータ入出力ピンとは
独立にアクセスできるが、前もって転送サイクルでＳＡ
Ｍ内のデータの更新を必要とする。この転送サイクルは
、通常のメモリアクセスに類似のタイミングで行なうた
め、通常のデータ入出力用のビンを利用しなければなら
ない。

また、ＤＲＡＭであるため、リフレッシュサイクルを必
要とする。これらのサイクルを起動するべき計数値に該
当するメモリに転送要求ビットをアクティブとすること
で任意のタイミングで、このサイクルが発生できるもの
である。

画像メモリ２４１からは、赤（Ｒ）、緑ＣＧ）および青
（Ｂ）の各色ごとのディジタルデータが読み出され、そ
の各色毎に対応して設けられたディジタル−アナログ変
換器（Ｄ／Ａ）　２５３　Ｒ。

２５３Ｇおよび２５３Ｂに供給される。これら３つのデ
ィジタル−アナログ変換器２５３Ｒ，２５３Ｇおよび２
５３Ｂにおいて変換されたアナログ情報は、ＣＲＴを有
する表示系に供給されるようになっている。

■、　　メモリの　′螢先ず、初期状態として、図示しないホストプロセッサが
画像制御メモリセレクト線２２９を介して選択制御信号
をセレクタ２２５に供給すると、該セレクタ２２５はア
ドレス線２２７側を選択する。そのため、アドレス線２
２７を介してホストプロセッサから与えられるアドレス
信号が選択出力信号２３１として画像制御メモリ２３３
に入力される。また、ホストプロセッサはデータバス線
２３９により制御データを入力するので、双方向バッフ
ァ２３７を介して画像制御メモリ２３３に供給される。

そのため、ホストプロセッサからの制御データが、当該
ホストプロセッサからのアドレスに従って、画像制御メ
モリ２３３において格納される。

次に、ホストプロセッサは画像制御メモリセレクト線２
２９を介してセレクタ２２５に対してカウンタ２２１側
に切り換えるように指令する。すると、カウンタ２２１
における計数状態値によるアドレスが選択出力信号２３
１として画像制御メモリ２３３に供給され、以後、この
選択出力信号２３１に従って、画像制御メモリ２３３に
格納済みの制御データが画像制御データ信号２３５とし
て読み出される。

画像制御データ信号２３５によるデータはＤ型フリップ
フロップ２２３で保持され、リフレッシュアドレス信号
２４３および制御情報信号２４７が提供され続ける。制
御情報信号２４７が入力されるメモリサイクル発生回路
２１７は、画像メモ＋７２４１のアクセスに必要な諸信
号を出力する。

この際、選択制御信号２４９によりリフレッシュアドレ
ス信号２４３を選択し、メモリアドレス信号２５１とし
て画像メモリ２４１に供給する。その場合、画像メモリ
２４１のＳＡＭからディジタル−アナログ変換器２５３
に並列で読み出しデータが与えられる。なお、ホストプ
ロセッサが画像メモリ２４１の格納画像データを読み出
す場合には、選択制御信号２４９によってメモリアドレ
ス信号２５１がホストプロセッサ側を選択するように指
令する。それに応じて、アドレス線２２７を介してホス
トプロセッサからのアドレスがメモリアドレス信号２５
１として入力され、当該画像メモリ２４１のデータ端か
らパラレルデータとして読み出されて、データバス線２
３９を介してホストプロセッサに供給される。

第３図は、第２図の画像制御装置における動作タイミン
グを示す。第３図（イ）ＶＳＹＮＣは垂直同期信号であ
り、この信号によって１フレームが規定される。また、
（ロ）Ｈ３ＹＮＣは水平同期信号であり、ｌフレーム期
間内の走査線の数に対応している。このＨ３ＹＮＣの２
周期間を拡大して（ハ）〜（す）に示す。ＴＲＲＱの１
パルスの前後を拡大して（ヌ）〜（ワ）に示す。更に、
垂直同期信号（ＶＳＹＮＣ）における立ち下がり時点を
拡大して（力）〜（夕）に示す。

ここで、ＤＣＬＫは発信器２１１から出力されるドツト
クロック信号２１３、ＣＣＬＫはそれを分周器２１５に
よって１／４に分周した分周出力信号２１９である。ｒ
計数値１は、カウンタ２２１における計数状態を示す。

第４図は画像メモリ２４１の選択動作を示す。

ここで、第５図は画像制御メモリ２３３に格納される制
御データ示す、第６図は画像メモリ２４１に供給される
制御データを示す。

以下、第２図〜第６図を参照しながら、制御データの場
合を分けて示す。

ｉ　　′−゛−の− いま、ドツトクロック信号２１３のドツトクロック周波
数ｆａ　＝２１．０５２６　（Ｍ）Ｉｚ）、分周出力信
号２１９の分周ドツトクロック周波数ｆ、＝５．２６３
　（ＭＨｚ）、水平同期信号（Ｈ３ＹＮＣ）の繰り返し
周波数ｆＮ−ｆｃ／２１６＝２４．３６６　（ｋｌ（ｚ
）、垂直同期信号（ｖｓｙＮＣ）の繰り返し周波数ｆ　
ｖ　−ｒ　Ｎ　／　４４０　＝　５５．４　（Ｈｚ）と
し、表示ピクセル数を６４０×４００ドツト（第５図参
照）と想定すると、ＴＨ”＝２１６．Ｔｖ　＝９５０４
０．ＰＷＨ＝１６程度。

Ｐｗｖ”３ＸＴＮ　、ＢＰ　＝１４程度、ＮＲＴ＝２９
程度が考えられる。このとき、ＤＲＡＭのリフレッシュ
を４ｍｓ／全ロウアドレスとすると、１走査線内に３回
以上のリフレッシュサイクルを設定すればよい。そのと
きの転送サイクルは、６４クロツクに一度設定してやれ
ばよい。

この場合における画像制御メモリ２３３の構成を、第５
図に示す。ここで、あるピクセルに対応して、右肩にあ
る白色三角はリフレッシュサイクルを示し、黒色三角は
転送サイクルを示す。この転送サイクルのｎはロウアド
レスを示す。

ところで、１ビクセルを１ドツトとして、４×６４に！
：”ットのＤＰＲＡＭは４個必要であり、ど（７）ＤＰ
ＲＡＭを選択するかを、ＲＡＭセレクト＃０、ＲＡＭセ
レクト＃ｌで表現する。

また、転送サイクルは、２５６表示ドツトの区切りの直
前に起動する必要があるので、第５図に示すような配分
にすればよい。このとき、ＤＰＲＡＭに対しても与える
ロウアドレスを、画像制御メモリ２３３の“ＴＲＡＤ’
　　（全８ビツト）に入れておく。

また、この例では、１走査線当たり３回のリフレッシュ
サイクルが表示期間（ＤＩＳＰ）の始まりから３サイク
ル分だけ割り当てられている。これは、垂直帰線期間中
も割り当てている。

更に、これらのサイクル中は、ホストプロセッサはＤＰ
ＲＡＭをアクセスできないので、これらのサイクルと専
の予告としての１サイクルは、ＭＲＤ＝“０”とし、ホ
ストプロセッサとの競合を避ける。

これらの画像制御メモリ２３３の内容は、表示系初期化
時に、当該画像制御メモリ２３３をホストプロセッサに
接続して、該ホストプロセッサから初期化するか、ある
いは、この画像制御メモリ２３３をＲＯＭとして予めデ
ータを書き込んでおけばよい。

この画像制御メモリ２３３の内容を基にして、メモリサ
イクル発生回路２１７は転送サイクル。

リフレッシュサイクルを起動する。そのメモリサイクル
発生回路２１７によって作成されて画像メモリ２４１に
与えられる信号を第６図に示す。

ｉｉ′−−のｌところで、ドツトクロック周波数ｆｎ＝１６゜１２８　
（ＭＨｚ　）　、分周ドツトクロック周波数ｆ、＝４．
０３２　（ＭＨｚ）、水平同期信号の繰り返し周波数ｆ
　、−ｆ　ｃ／　２５６　＝　１５　、７５　（ｋＨｚ
）、垂直同期信号の繰り返し周波数ｆｖ””ｆＮ　／２
６２＝６０．　１１　（Ｈｚ）とし、表示ピクセル数を
６４０Ｘ２００ドツトと想定すると、Ｔｗ　＝２５６．
Ｔｖ−６７０７２，ＰＷＨ−１６程度、Ｐｗｖ＝３ＸＴ
Ｎ　、ＢＰ　＝４８程度、ＮＲＴ＝３６〜４０程度が考
えられる。

また、ＤＲＡＭのリフレッシュを４１１３／全ロウアド
レスとすると、１走査線内に５回以上のリフレッシュサ
イクルを設定してやればよい、一方、サイクルは２５６
ドツト毎に１回なので、６４クロツクに一度設定してや
ればよい。

■、　　　　の　とめこのようにして、分周出力信号２１９を計数してアドレ
ス信号とし、画像制御メモリ２３３に予め格納されてい
る複数の制御データから任意に制御データを出力する。

この制御情報に応じて、制御情報信号２４７に従って各
種の制御データが画像メモリ２４１に供給され、画像メ
モリ２４１に対するアクセスが行なわれる。

これにより、簡単な回路形成によって、各種の画面の形
式に対応させることができるように、画像メモリの制御
の基本的な信号（リフレッシュメモリアドレス、表示期
間信号等）および同期信号を任意に発生できるように設
定可能となる。

■　　　　　日　の　・　ノ　誼なお、上述した本発明の実施例にあっては、画像メモリ
２４１にＤＰＲＡＭを形成したが、これに限られること
はない０通常のＤＲＡＭを用いてもよい０画像制御メモ
リ２３３に収納するリフレッシュアドレスによって、表
示形式に対応した内容の表示を行なえるリフレッシュメ
モリであればよい。

また、ｒｌ、実施例と第１図との対応関係」において、
第１図と本発明との対応関係を説明しておいたが、これ
に限られることはなく、各種の変形態様があることは当
業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、クロック信号を計数
してアドレス信号を得、それに応じて複数の制御情報か
ら任意の制御情報信号を出力して格納画像データを読み
出して表示するようにし、複数の制御情報に基づいて画
像メモリのＩＩＪ御が為されるので、簡単な回路形成に
よって各種の画面の形式に対応させることができ汎用的
となり、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明の画像制御装置の原理ブロック図、第２
図は本発明の一実施例による画像制御装置の構成ブロッ
ク図、第３図は第２図に示す本発明実施例による画像制御装置
での動作を示すタイミング図、。第４図は第２図に示す本発明実施例における画像メモリ
の選択動作の説明図、第５図は第２図に示す本発明実施例における制御メモリ
の説明図、第６図は第２図に示す本発明実施例における画像メモリ
（ＤＰＲＡＭ）に対して供給される制御データの説明図
である。図において、１１１はクロック信号、１１３は計数手段、１１５はアドレス信号、１１７は制御情報信号、１１９は制御情報提供手段、１２１は画像格納手段、１２３は表示手段、２１３はドツトクロツタ信号、２１７はメモリサイクル発生回路、２１９は分周出力信号、２２１はカウンタ、２２３はＤ型フリップフロップ、２２５はセレクタ、２２９は画像制御メモリセレクト線、２３３は画像制御メモリ、２４１は画像メモリ、２４３はリフレッシュアドレス信号、２４７は制御情報信号、２５１はメモリアドレス信号、２５３Ｒ，２５３Ｇ、２５３Ｂはディジタル−アナログ
変換器である。

Claims

【特許請求の範囲】

（１）クロック信号（１１１）を受けて計数する計数手
段（１１３）と、複数の制御情報が格納されており、計数手段（１１３）
の計数状態によるアドレス信号（１１５）に応じて、そ
の格納制御情報に対応する制御情報信号（１１７）を出
力する制御情報提供手段（１１９）と、画像データが格納され、制御情報信号（１１７）に応じ
て、その格納画像データが読み出される画像格納手段（
１２１）と、該画像格納手段（１２１）から読み出された画像データ
に基づいて表示を行なう表示手段（１２３）と、を具えるように構成したことを特徴とする画像制御装置
。
（２）画像格納手段（１２１）はリフレッシュメモリで
形成され、前記制御情報はメモリのリフレッシュサイク
ル、表示期間に関するデータであることを特徴とする特
許請求の範囲第１項記載の画像制御装置。
（３）画像格納手段（１２１）は、ＤＰＲＡＭで形成さ
れたことを特徴とする特許請求の範囲第１項あるいは第
２項記載の画像制御装置。
（４）画像格納手段（１２１）は、ＤＲＡＭで形成され
たことを特徴とする特許請求の範囲第１項あるいは第２
項記載の画像制御装置。
（５）制御情報提供手段（１１９）は、スタティックＲ
ＡＭで形成されたことを特徴とする特許請求の範囲第１
項記載の画像制御装置。