JPH01209547A - キャッシュメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖五立１ 本発明はキャッシュメモリ制御装置に関し、特に主記憶
装置の記憶内容の写しを保持するキャッシュメモリから
の読出しデータにエラーが生じている場合の処理方式に
関する。

え困韮１ 従来、キャッシュメモリを有する情報処理装置において
は、主記憶装置に記憶されている情報の一部がキャッシ
ュメモリ上に保持されており、中央処理装置はこのキャ
ッユメモリをアクセスしつつ処理を進めている。

キャッシュメモリから読出されたデータにエラーが発生
した場合には、このエラーの検出に時間を要することも
あるので、キャッシュメモリから読出されたデータは直
ちに中央処理装置に受渡され、中央処理装置ではこのデ
ータにもとづいて処理が実行される。

このとき、データのエラーチエツクによりエラーの発生
が検出されると、その旨が中央処理装置に通知され、中
央処理装置ではこの通知により処理が中止され、その処
理が再試行可能であれば中央処理装置でデータ読出し処
理がリトライされる。

このような従来のキャッシュメモリ制御装置では、キャ
ッシュメモリからの読出しデータにエラーが発生した場
合にその処理の再試行が可能であれば再試行を行ってい
るが、この再試行においてもエラーが検出されて固定障
害の発生と判断されると、その処理が中止となってしま
うという欠点がある。

１匪立旦勲 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、キャッシュメモリからの読出しデータに
エラーが発生した場合にそのエラーが固定障害であって
もその処理を続行させることができ、装置の信頼度を向
上させることができるキャッシュメモリ制御装置の提供
を目的とする。

及ユレロ１底 本発明によるキャッシュメモリ制御装置は、主記憶装置
に格納されたデータの一部を一時的に記憶するキャッシ
ュメモリを制御するキャッシュメモリ制御装置であって
、前記キャッシュメモリから読出されたデータのエラー
を検出する検出手段と、前記検出手段によりエラーが検
出された前記キャッシュメモリのアドレスを保持するア
ドレス保持手段と、前記検出手段によりエラーが検出さ
れたエラービット部分を切離し、前記キャッシュメモリ
に予め付与された冗長ビット部分を用いて前記キャッシ
ュメモリの構成を変更する構成変更手段とを有し、前記
検出手段によりエラーが検出されたとき、前記アドレス
保持手段に保持された前記アドレスによって前記主記憶
装置がらデータを読出し、前記主記憶装置から続出され
たデータを前記構成変更手段により構成が変更されたキ
ャッシュメモリに再登録して処理動作を再開させるよう
にしたことを特徴とする。

衷里ヨ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、本発明の一実施例による情報処理装置
は、中央処理装置１と、主記憶装置２と、キャッシュメ
モリ３と、書込みレジスタ４と、読出しレジスタ５と、
書込みデータ選択回路６と、読出しデータ選択回路７と
、リード／ライト指示制御回路（以下指示制御回路とす
る）８と、キャッシュメモリ制御回路９と、エラーアド
レス保持回路１０と、切替え制御回ｖ＋１１と、読出し
データエラー検出回路（以下エラー検出回路とする）１
２とにより構成されている。

キャッシュメモリ３は主記憶装置２・に記憶されている
情報の一部を一時的に記憶し、主記憶装置２の代わりに
中央処理装置１との間で情報の授受を行う。また、本実
施例ではキャッシュメモリ３は主記憶装置２に記憶され
ている情報のデータ長よりも冗長な構成、すなわちエラ
ー検出回路１２のエラー検出単位以上に容量を冗長に持
つ構成となっている。

書込みレジスタ４は中央処理装置１あるいは主記憶装置
２からの情報を保持し、この書込みレジスタ４に保持さ
れた情報は書込みデータ選択回路６を介してキャッシュ
メモリ３に書込まれる。

読出しレジスタ５は読出しデータ選択回路７を介して入
力されたキャッシュメモリ３からの情報を保持し、この
保持した情報を中央処理装置１およびエラー検出回路１
２に出力する。

指示制御回路８は主記憶装置２に対して情報の読出しま
たは書込みを指示するとともに、キャッシュメモリ制御
回路９を介してキャッシュメモリ３に対して情報の読出
しまたは書込みを指示する。

キャッシュメモリ制御回Ｆ４９は指示制御回路８を介し
て中央処理装置１から要求されたアドレスの情報がキャ
ッシュメモリ３に登録されているが否かをチエツクし、
登録されていればキャッシュメモリ３をアクセスし、登
録されていなければ主記憶装置２を指示制御回１ｉＩ１
８を介してアクセスする。

エラーアドレス保持回路１０はエラー検出回路１２がキ
ャッシュメモリ３から読出された情報においてエラーを
検出したとき、この情報を読出したときの主記憶装置２
へのアドレスをキャッシュメモリ制御回＃１９から受取
ってこれを保持し、この保持したアドレスを指示制御回
路８に出力する。

切替え制御回路１１はエラー検出回路１２がキャッシュ
メモリ３から読出された情報においてエラーを検出した
とき、書込みデータ選択回路６と読出しデータ選択回路
７とを制御してキャッシュメモリ３のエラー検出部分を
切離すとともに、キャッシュメモリ３の冗長なビット部
分を用いてキャッシュメモリ３の構成を変更する。

エラー検出回路１２は読出しレジスタ５に保持されてい
るキャッシュメモリ３から読出された読出しデータのエ
ラーチエツクを行い、そのエラーチエツクの結果をエラ
ーアドレス保持回路８と切替え制御回路１１とに出力す
る。

本発明の一実施例において、たとえば主記憶装置２から
読出される情報が２４ビツトであったとすると、キャッ
シュメモリ３の１カラムが２５ビツトで構成するように
し、この２５ビツト目には任意の値を保持させておく、
また、このとき書込みレジスタ４および読出しレジスタ
５に保持される情報は夫々２４ビツトであり、書込みレ
ジスタ４に保持された情報はキャッシュメモリ３の２４
ビツト目までに書込まれ、読出しレジスタ５に保持され
る情報はキャッシュメモリ３の２４ビツト目までの情報
である。

ここで、エラー検出回路１２がキャッシュメモリ３から
読出された情報の３ビツト目からエラーを検出したとす
ると、エラー検出回路１２はこのエラー検出情報をエラ
ーアドレス保持回路１０と切替え制御回路１１とに通知
する。

エラーアドレス保持回路１０はエラー検出回路１２から
のエラー検出情報を受取ると、キャッシュメモリ制御回
路９から主記憶装置２のアドレス（キャッシュメモリ３
から読出された情報がエラーとなったときのアドレス）
を受取って、これを保持する。

また、切替え制御回路１１はエラー検出回路１２からの
エラー検出情報を受取ると、書込みデータ制御回路６と
読出しデータ制御回路７とを制御して、キャッシュメモ
リ３の３ビツト目をキャッシュメモリ３の構成から切離
すとともに、キャッシュメモリ３の４ビツト目をそれま
での３ビツト目として用い、５ビツト目を４ビット日と
して用い、以下順次繰上げて２５ビツト目をそれまでの
２４ビツト目として用いてキャッシュメモリ３の構成を
変更する。

このキャッシュメモリ３の構成を変更した後に、指示制
御回路８を介してエラーアドレス保持回路１０に保持さ
れたアドレスによって主記憶装置２がアクセスされ、主
記憶装置２から読出された情報を、構成が変更されたキ
ャッシュメモリ３に再登録することによって処理動作を
再開させる。

このように、キャッシュメモリ３から読出された情報の
エラーをエラー検出回ｒ！＠１２が検出したとき、エラ
ーアドレス保持回路１０に保持されたアドレスによって
主記憶装置２から情報を読出しミ切替え制御回路１１で
書込、みデータ選択回路６と読出しデータ選択回路７と
を制御してエラーが検出されたエラービット部分を切離
し、キャッシュメモリ３に予め付与された冗長ビット部
分を用いることによりキャッシュメモリ３の構成を変更
して、このキャッシュメモリ３に主記憶装置２からの情
報を再登録して処理動作を再開させるようにすることに
よって、キャッシュメモリ３から読出された情報にエラ
ーが発生した場合にそのエラーが固定障害であってもそ
の処理を続行させることができ、装置の信頼度を向上さ
せることができる。

１１ゑ羞１ 以上説明したように本発明によれば、キャッシュメモリ
から読出されたデータからエラーが検出されたとき、エ
ラーが検出されたエラービット部分を切離してキャッシ
ュメモリに予め付与された冗長ビット部分を用いること
により構成が変更されたキャッシュメモリに、このエラ
ーの検出時に保持されたアドレスによって主記憶装置か
ら読出されたデータを再登録して処理動作を再開させる
ようにすることによって、キャッシュメモリからの読出
しデータにエラーが発生した場合にそのエラーが固定障
害であってもその処理を続行させることができ、装置の
信頼度を向上させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 ３・・・・・・キャッシュメモリ ６・・・・・・書込みデータ選択回路 ７・・・・・・読出しデータ選択回路 ８・・・・・・リード／ライト指示制御回路９・・・・
・・キャッシュメモリ制御回路１０・・・・・・エラー
アドレス保持回路１１・・・・・・切替え制御回路

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置に格納されたデータの一部を一時的に
   記憶するキャッシュメモリを制御するキャッシュメモリ
   制御装置であって、前記キャッシュメモリから読出され
   たデータのエラーを検出する検出手段と、前記検出手段
   によりエラーが検出された前記キャッシュメモリのアド
   レスを保持するアドレス保持手段と、前記検出手段によ
   りエラーが検出されたエラービット部分を切離し、前記
   キャッシュメモリに予め付与された冗長ビット部分を用
   いて前記キャッシュメモリの構成を変更する構成変更手
   段とを有し、前記検出手段によりエラーが検出されたと
   き、前記アドレス保持手段に保持された前記アドレスに
   よって前記主記憶装置からデータを読出し、前記主記憶
   装置から読出されたデータを前記構成変更手段により構
   成が変更されたキャッシュメモリに再登録して処理動作
   を再開させるようにしたことを特徴とするキャッシュメ
   モリ制御装置。