JPH06103056A - アドレス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ソフトウェアの修正・変更を代替箇所や個数
に制限なく、かつデータ代替を直接行うと共にプログラ
ム実行速度の低下を防止して時間を節約する。 【構成】 読出専用記憶装置１のプログラムコードや固
定データの修正・変更の時、予め障害記憶装置９の対応
するアドレスに障害有の情報を書込んで置き、かつ代替
記憶装置７の対応するアドレスに代替情報を書込んで置
く。次に、ＣＰＵ２がアドレスバス３を介し読出専用記
憶装置１に読出要求をすると、障害記憶装置９及び代替
記憶装置７もアクセスされる。これをセレクタ５のレジ
スタ１１が、予め設定された論理値と障害情報との論理
演算を行ない、障害情報が障害無の時は読出専用記憶装
置１を、あるいは障害有の時は代替記憶装置７を選択
し、この選択されたデータをデータバス１３を介してＣ
ＰＵ２が読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置のアドレ
ス制御装置に係り、読出専用装置に格納されたプログラ
ムコード及び固定データの修正・変更を行なうアドレス
制御装置に関する。

【０００２】

【従来の技術】ソフトウェアには、障害がつきものであ
り、また仕様の変更や改良などによりプログラムコード
や固定データに修正・変更を与えることが多い。

【０００３】しかし、読出専用記憶装置（以下ＲＯＭと
称す）であるＲＯＭ上のプログラムコードや固定データ
は、経済的理由や時間的問題で、容易に変更できない。

【０００４】そのため、修正・変更した代替のプログラ
ムコードや固定データを２次記憶領域に格納し、それを
読出書込記憶装置（以下ＲＡＭと称す）であるＲＡＭ上
に展開して使用するなどの代替措置が必要となる。

【０００５】このような、代替措置には従来技術とし
て、「ソフトウェアフック」及び「ハードウェアブレー
ク」がある。

【０００６】「ソフトウェアフック」は、予めＲＡＭの
プログラム上に制御を移す命令を、ＲＯＭのプログラム
上に挿入して代替する技術である。

【０００７】この場合、ＲＯＭのプログラム上の修正・
変更が無い箇所にも、その時点で必要の有無の断定をで
きないため、ＲＡＭに制御を移す命令を書き込んでい
る。

【０００８】「ハードウェアブレーク」は、装置内にパ
ッチを当てるアドレスを記憶したレジスタを備え、プロ
グラムデータや固定コードのフェッチ時にはレジスタの
内容と比較し、一致した場合にＲＡＭのプログラム上に
制御を移す技術である。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
アドレス制御装置の「ソフトウェアフック」には、ソフ
トウェアの修正・変更の行える箇所に制限があり、かつ
実行速度が低下し、さらにデータに適応させることが難
しい。

【００１０】また、従来のアドレス制御装置の「ハード
ウェアブレーク」では、アドレスの比較を順次行うと実
行速度が低下し、かつ並列で行うと比較個数分の比較器
が必要となり回路規模が大きくなるので、経済的理由な
どから代替の行える個数に制限がでる問題がある。

【００１１】そこで、本発明の目的は、ソフトウェアの
修正・変更を代替の行える箇所や個数に制限がなく、か
つデータの代替を直接行うことができ、さらにプログラ
ム実行速度の低下を防止して時間を節約できるアドレス
制御装置を提供することである。

【００１２】

【課題を解決するための手段】上述の目的を達成するた
めに、第１の発明のアドレス制御装置は、ＣＰＵと、こ
のＣＰＵの指令により、プログラムコード及び固定デー
タが読出される読出専用記憶装置と、このプログラムコ
ード及び固定データに対応して同時に起動され、予め障
害有及び障害無データが記憶された障害記憶装置と、上
記プログラムコード及び固定データに対応して同時に起
動され、予め記録された代替プログラムコード及び固定
データが格納された代替記憶装置と、上記障害記憶装置
から障害有データが読出された時のみ、上記読出専用記
憶装置の読出が停止され、上記代替記憶装置の代替プロ
グラムコード及び固定データを読出選択するセレクタと
を具備したことを特徴とする。

【００１３】第２の発明のアドレス制御装置は、複数の
異なるアドレスの読出要求に対し、同一のコードを出力
する単一の記憶装置で構成した上記代替記憶装置である
ことを特徴とする。

【００１４】第３の発明のアドレス制御装置は、上記Ｃ
ＰＵから少なくとも書き込み可能なレジスタを備え、上
記障害記憶装置の出力と上記レジスタの内容の論理演算
を行い、この結果に基づき上記読出専用記憶装置の出力
と上記代替記憶装置の出力を選択する上記セレクタであ
ることを特徴とする。

【００１５】第４の発明のアドレス制御装置は、上記障
害記憶装置から出力された障害の有無により、複数個の
読出専用記憶装置のチップを特定する上位アドレスを選
択する上記セレクタであることを特徴とする。

【００１６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１７】図１は、本発明のアドレス制御装置の一実
施例を示す機能ブロックである。

【００１８】図２は、図１の代替プログラムコードが元
のプログラムコードより長い例である。

【００１９】図１において、読出専用記憶装置１は例え
ばＲＯＭであり、ＣＰＵ２からの読出要求をアドレスバ
ス３から下位アドレスで指定され、その出力はセレクタ
５の入力端子に接続されている。

【００２０】本実施例では、２個の読出専用記憶装置１
であるが、複数でも可能である。

【００２１】代替記憶装置７は例えばＲＡＭであり、読
出専用記憶装置１と同様に下位アドレスで指定され、そ
の出力はセレクタ５の入力端子に接続されている。

【００２２】本実施例では、１個の代替記憶装置７ある
が、複数でも使用可能である。

【００２３】障害記憶装置９は例えばＲＡＭであり、Ｃ
ＰＵ２からの読出要求がアドレスバス３で指定され、そ
の出力はセレクタ５のセレクト端子ＳＥＬに、アドレス
バス３の上位ビットを下位ビットとするビット列の上位
ビットとして接続される。

【００２４】障害記憶装置９の記憶する障害情報は、例
えば障害無”０”，障害有”１”の１ビットで良いの
で、読出専用記憶装置１に比べ記憶セル数は格段に少な
い。

【００２５】なお、セレクタ５は演算素子などによって
構成され、内部にレジスタ１１を持ち、入力端子ＩＮ
Ｂ，Ｃに接続された複数個の読出専用記憶装置１もしく
は入力端子ＩＮＡに接続された代替記憶装置７を、レジ
スタ１１に記憶された情報と、セレクト端子ＳＥＬに接
続された障害記憶装置９と上位アドレスから生成された
信号により選択し、セレクタ５の出力端子ＯＵＴからデ
ータバス１３を介しＣＰＵ２へプログラムコード及び固
定データを送出する。

【００２６】このレジスタ１１はＣＰＵ２から読書きが
できる構成である。（図示せず）また、本実施例では、
レジスタ１１はセレクタ５の内部にあるが、セレクタ５
と独立して外部にあっても良い。

【００２７】このように構成された本発明のアドレス制
御装置では、例えば読出専用記憶装置１に記憶されたプ
ログラムコードにバグがあり、修正の必要がある場合、
そのプログラムの実行に先立ち、修正の必要なプログラ
ムコードのアドレスと対応する障害記憶装置９の記憶セ
ルに、障害有の情報”１”をを記憶させる。

【００２８】なお、当然障害が無いアドレスに対応する
記憶セルには、障害無の情報”０”を記憶させる必要が
ある。

【００２９】また、修正の必要なプログラムコードのア
ドレスと対応する代替記憶装置７に、バグを修正する代
替プログラムコードを記憶させる。

【００３０】この場合、複数の読出専用記憶装置１のた
めの代替プログラムコードを、下位アドレスさえ異なれ
ば１つの代替記憶装置７に格納することができる。

【００３１】また、下位アドレスが重なった場合でも、
実際にアクセスしたアドレス値を参照するなどして、ど
ちらの代替プログラムを使用するべきか判断し、分岐処
理を行うことも可能である。

【００３２】次に、プログラムコードの実行時には、次
のように代替処理が行われる。

【００３３】ＣＰＵが読出専用記憶装置１に記憶された
プログラムコードを参照する時、アドレスバス３を通じ
てアドレスを指定し、記憶装置の或記憶セルを指定す
る。

【００３４】そこで、障害記憶装置９と、指定したアド
レスと下位アドレス部分が等しいアドレスの読出専用記
憶装置１と、代替記憶装置７とが、それぞれ出力を行
う。

【００３５】障害記憶装置９の出力である障害情報と、
指定したアドレスの上位アドレスとで、セレクタ５に入
力されるセレクト信号を作成する。

【００３６】もし、ＣＰＵ２が指定したアドレスが障害
が無いアドレスであるとすると、障害記憶装置９は、障
害無の情報”０”を出力する。

【００３７】そこで、セレクタ５は、入力されるセレク
タ信号により、読出専用記憶装置１のうちのいずれかの
出力を出力して、データバス１３を通じてＣＰＵ２にプ
ログラムコードを送る。

【００３８】これは、上位アドレスをデコードしてチッ
プセレクト信号を生成し、下位アドレスで読出専用記憶
装置１の装置内の記憶セルを特定する、アドレス指定と
同等の機能を持つ。

【００３９】逆に、ＣＰＵ２が指定したアドレスが障害
のあるアドレスであると、障害記憶装置９は、障害有の
情報”１”を出力する。

【００４０】そこで、セレクタ５は、入力されるセレク
タ信号により、代替記憶装置７の出力をデータバス１３
を通してＣＰＵ２にプログラムコードを送る。

【００４１】このとき、図２に示すように、代替したい
プログラムコードの方が、もとの物より長い時は、セレ
クタ５内のレジスタ１１をセットし、強制的に代替記憶
装置７の出力を採用するようにできる。

【００４２】つまり、代替プログラムコードの先頭で、
レジスタ１１をセットし、代替プログラムの処理の最後
で、レジスタ１１をクリアして、もとのプログラムに戻
るようにすれば良い。

【００４３】

【発明の効果】以上説明したように本発明は、障害記憶
装置の容量分の領域を自由に代替が行えるため、代替の
行える箇所や個数に制限がなく、かつ経済的である。

【００４４】また、予め特殊なプログラムコードを埋め
込む必要がないので、修正・変更の時間を節約でき、か
つアドレスによる順次判定をしないので実行速度の低下
を防止できる。

【００４５】さらに、ＣＰＵからの参照要求に対して、
出力信号を切替えることで代替を実現しているので、デ
ータの代替も直接行うことができる。

【図面の簡単な説明】

【図１】本発明のアドレス制御装置の一実施例を示すブ
ロック図である。

【図２】図１の代替プログラムコードが元のプログラム
コードより長い例である。

【符号の説明】

１ 読出専用記憶装置 ２ ＣＰＵ ３ ＣＰＵ（アドレスバス） ５ セレクタ ７ 代替記憶装置 ９ 障害記憶装置 １１ レジスタ １３ ＣＰＵ（データバス）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、このＣＰＵの指令により、プ
   ログラムコード及び固定データが読出される読出専用記
   憶装置と、このプログラムコード及び固定データに対応
   して同時に起動され、予め障害有及び障害無データが記
   憶された障害記憶装置と、上記プログラムコード及び固
   定データに対応して同時に起動され、予め記録された代
   替プログラムコード及び固定データが格納された代替記
   憶装置と、上記障害記憶装置から障害有データが読出さ
   れた時のみ、上記読出専用記憶装置の読出が停止され、
   上記代替記憶装置の代替プログラムコード及び固定デー
   タを読出選択するセレクタとを具備したことを特徴とす
   るアドレス制御装置。
2. 【請求項２】 複数の異なるアドレスの読出要求に対
   し、同一のコードを出力する単一の記憶装置で構成した
   上記代替記憶装置であることを特徴とする請求項１記載
   のアドレス制御装置。
3. 【請求項３】 上記ＣＰＵから少なくとも書き込み可能
   なレジスタを備え、上記障害記憶装置の出力と上記レジ
   スタの内容の論理演算を行い、この結果に基づき上記読
   出専用記憶装置の出力と上記代替記憶装置の出力を選択
   する上記セレクタであることを特徴とする請求項１記載
   のアドレス制御装置。
4. 【請求項４】 上記障害記憶装置から出力された障害の
   有無により、複数個の読出専用記憶装置のチップを特定
   する上位アドレスを選択する上記セレクタであることを
   特徴とする請求項１記載のアドレス制御装置。