JPH0241537A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
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- JPH0241537A JPH0241537A JP63193810A JP19381088A JPH0241537A JP H0241537 A JPH0241537 A JP H0241537A JP 63193810 A JP63193810 A JP 63193810A JP 19381088 A JP19381088 A JP 19381088A JP H0241537 A JPH0241537 A JP H0241537A
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- Japan
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- cache memory
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- read
- control circuit
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- 238000001514 detection method Methods 0.000 claims description 28
- 230000010365 information processing Effects 0.000 claims description 4
- 230000005764 inhibitory process Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、主記憶装置の記憶内容の写しを保持するキャ
ッジ−メモリ制御回路に関し、特にキャッシュメモリに
アクセスした読出しデータにエラーが生じている場合の
処理方式に関する。
ッジ−メモリ制御回路に関し、特にキャッシュメモリに
アクセスした読出しデータにエラーが生じている場合の
処理方式に関する。
従来、キャッシュメモリを有する情報処理装置において
は、主記憶装置に記憶されている情報の一部をキャッシ
ュメモリ上に保持しておき、中央処理装置は該キャッシ
ュメモリをアクセスしつつ処理を進めるようにする。
は、主記憶装置に記憶されている情報の一部をキャッシ
ュメモリ上に保持しておき、中央処理装置は該キャッシ
ュメモリをアクセスしつつ処理を進めるようにする。
キャッシュメモリから読出されたデータにエラーが発生
していた場合、従来水の如く制御されている。エラー検
出に時間を要することもオ）、キャッシュメモリから読
出されたデータは直ちに中央処理装置に受渡され中央処
理装置は該データにもとづいて処理を実行する。その状
態のもとて上記エラーチェックによってエラーが発生し
ていたことが判ると、その旨が中央処理装置に通知され
、中央処理装置は処理を中止し、その処理が再試行可能
であれば、データ読出し処理をリトライする。
していた場合、従来水の如く制御されている。エラー検
出に時間を要することもオ）、キャッシュメモリから読
出されたデータは直ちに中央処理装置に受渡され中央処
理装置は該データにもとづいて処理を実行する。その状
態のもとて上記エラーチェックによってエラーが発生し
ていたことが判ると、その旨が中央処理装置に通知され
、中央処理装置は処理を中止し、その処理が再試行可能
であれば、データ読出し処理をリトライする。
また、キャッシュメモリに固定障害が生じ、キャッシュ
メモリからの読出しデータにエラーが発生していた場合
には、中央処理装置は処理を中止していた。
メモリからの読出しデータにエラーが発生していた場合
には、中央処理装置は処理を中止していた。
上述した従来のキャッシュメモリ制御回路は、キャッシ
ュメモリに固定障害が生じ、キャッシュメモリからの読
出しデータにエラーが発生していた場合には、再試行が
可能でも処理中止となる欠点がある。
ュメモリに固定障害が生じ、キャッシュメモリからの読
出しデータにエラーが発生していた場合には、再試行が
可能でも処理中止となる欠点がある。
本出願に係る発明は、主記憶装置に記憶されている情報
の一部を一時的に記憶し前記主記憶装置の代わりに中央
処理装置との間で情報の授受を行なうキャッシュメモリ
と、前記中央処理装置からの指示により前記キャッシュ
メモリに対して情報の読出しまたは書込みを指示するリ
ード／ライト指示制御回路と、前記中央処理装置が要求
したアドレスが前記キャッシュメモリに登録されている
か否かをチェックし登録されていれは前記キャッシュメ
そりをアクセスし登録されていなければ前記主記憶装置
をアクセスするキャッシュメモリ制御回路とを有する情
報処理装置において、前記キャッシュメモリの読出しデ
ータのエラーを検出するエラー検出回路と、該エラー検
出回路がエラー検出時に検出した前記キャッシュメモリ
のアドレスを保持するエラーアドレス保持回路と、該エ
ラーアドレス保持回路の二２−アドレスによりキャッシ
ュメモリのアクセス禁止領域を制御するアクセス禁止領
域制御回路とを含み、前記エラー検出回路によってエラ
ーが検出された時に前記エラーアドレス保持回路に保持
されたアドレスによって前記主記憶装置をアクセスし、
前記キャッシュメモリのアクセス禁止領域以外に再登録
することＫよって動作を再開させることを特徴とする。
の一部を一時的に記憶し前記主記憶装置の代わりに中央
処理装置との間で情報の授受を行なうキャッシュメモリ
と、前記中央処理装置からの指示により前記キャッシュ
メモリに対して情報の読出しまたは書込みを指示するリ
ード／ライト指示制御回路と、前記中央処理装置が要求
したアドレスが前記キャッシュメモリに登録されている
か否かをチェックし登録されていれは前記キャッシュメ
そりをアクセスし登録されていなければ前記主記憶装置
をアクセスするキャッシュメモリ制御回路とを有する情
報処理装置において、前記キャッシュメモリの読出しデ
ータのエラーを検出するエラー検出回路と、該エラー検
出回路がエラー検出時に検出した前記キャッシュメモリ
のアドレスを保持するエラーアドレス保持回路と、該エ
ラーアドレス保持回路の二２−アドレスによりキャッシ
ュメモリのアクセス禁止領域を制御するアクセス禁止領
域制御回路とを含み、前記エラー検出回路によってエラ
ーが検出された時に前記エラーアドレス保持回路に保持
されたアドレスによって前記主記憶装置をアクセスし、
前記キャッシュメモリのアクセス禁止領域以外に再登録
することＫよって動作を再開させることを特徴とする。
本出願に係る発明は、主記憶装置に記憶されている情報
の一部を一時的に記憶し前記主記憶装置の代わりに中央
処理装置との間で情報の授受を行なうキャッシュメモリ
と、前記中央処理装置からの指示によ）前記キャッシュ
メモリに対して情報の読出しまたは書込みを指示するリ
ード／ライト指示制御回路と、前記中央処理装置が要求
したアドレスが前記キャッシュメモリに登録されている
か否かをチェックし、登録されていれば前記キャッシュ
メモリをアクセスし登録されていなければ前記主記憶装
置をアクセスするキャッシュメモリ制御回路とを有する
情報処理装置において、前記キャッシュメモリの読出し
データのエラーを検出するエラー検出回路と、該エラー
検出回路がエラー検出時に検出した前記キャッシュメモ
リのレベルを保持するエラーレベル保持回路と、該エラ
ーレベル保持回路のエラーレベルにより前記キャッシュ
メモリのアクセス禁止レベルを制御するアクセス禁止レ
ベル制御回路とを含み、前記エラー検出回路によってエ
ラーが検出された時前記主記憶装置を再アクセスし、前
記キャッシュメモリのアクセス禁止レベル以外に再登録
することによって動作を再開させることを特徴とする。
の一部を一時的に記憶し前記主記憶装置の代わりに中央
処理装置との間で情報の授受を行なうキャッシュメモリ
と、前記中央処理装置からの指示によ）前記キャッシュ
メモリに対して情報の読出しまたは書込みを指示するリ
ード／ライト指示制御回路と、前記中央処理装置が要求
したアドレスが前記キャッシュメモリに登録されている
か否かをチェックし、登録されていれば前記キャッシュ
メモリをアクセスし登録されていなければ前記主記憶装
置をアクセスするキャッシュメモリ制御回路とを有する
情報処理装置において、前記キャッシュメモリの読出し
データのエラーを検出するエラー検出回路と、該エラー
検出回路がエラー検出時に検出した前記キャッシュメモ
リのレベルを保持するエラーレベル保持回路と、該エラ
ーレベル保持回路のエラーレベルにより前記キャッシュ
メモリのアクセス禁止レベルを制御するアクセス禁止レ
ベル制御回路とを含み、前記エラー検出回路によってエ
ラーが検出された時前記主記憶装置を再アクセスし、前
記キャッシュメモリのアクセス禁止レベル以外に再登録
することによって動作を再開させることを特徴とする。
本出願に係る発明は、主記憶装置に記憶されている情報
の一部を一時的に記憶し前記主記憶装置の代わりに中央
処理装置との間で情報の授受を行なうキャッシュメモリ
と、前記中央処理装置からの指示により前記キャッシュ
メモリに対して情報の読出し、または書込みを指示する
リード／２イト指示制御回路と前記中央処理装置が要求
したアドレスが前記キャッシュメモリに登録されている
か否かをチェックし登録されていれば前記キャッシュメ
モリをアクセスし登録されていなければ前記主記憶装置
をアクセスするキャッシュメモリ制御回路とを有する情
報処理装置において、前記キャッシュメモリの読出しデ
ータのエラーを検出するエラー検出回路と、該エラー検
出回路がエラー検出時に検出した前記キャッシュメモリ
のアドレスを保持するエラーアドレス保持回路と、前記
エラー検出回路がエラー検出時に検出した前記キャッシ
ュメモリのレベルを保持するエラーレベル保持回路と、
前記二２−アドレス保持回路のエラーアドレスと前記エ
ラーレベル保持回路のエラーレベルにより前記キャッシ
ュメモリのアクセス禁止領域を制御するアクセス禁止領
域制御回路とを含み、前記エラー検出回路によってエラ
ーが検出された時にエラーアドレス保持回路に保持され
たアドレスによって前記主記憶装置をアクセスし、前記
キャッシュメモリのアクセス禁止領域以外に再登録する
ととＫよって動作を再開させることを特徴とする。
の一部を一時的に記憶し前記主記憶装置の代わりに中央
処理装置との間で情報の授受を行なうキャッシュメモリ
と、前記中央処理装置からの指示により前記キャッシュ
メモリに対して情報の読出し、または書込みを指示する
リード／２イト指示制御回路と前記中央処理装置が要求
したアドレスが前記キャッシュメモリに登録されている
か否かをチェックし登録されていれば前記キャッシュメ
モリをアクセスし登録されていなければ前記主記憶装置
をアクセスするキャッシュメモリ制御回路とを有する情
報処理装置において、前記キャッシュメモリの読出しデ
ータのエラーを検出するエラー検出回路と、該エラー検
出回路がエラー検出時に検出した前記キャッシュメモリ
のアドレスを保持するエラーアドレス保持回路と、前記
エラー検出回路がエラー検出時に検出した前記キャッシ
ュメモリのレベルを保持するエラーレベル保持回路と、
前記二２−アドレス保持回路のエラーアドレスと前記エ
ラーレベル保持回路のエラーレベルにより前記キャッシ
ュメモリのアクセス禁止領域を制御するアクセス禁止領
域制御回路とを含み、前記エラー検出回路によってエラ
ーが検出された時にエラーアドレス保持回路に保持され
たアドレスによって前記主記憶装置をアクセスし、前記
キャッシュメモリのアクセス禁止領域以外に再登録する
ととＫよって動作を再開させることを特徴とする。
次に、本出願に係る発明について図面を参照して説明す
る。
る。
第１図は本出願に係る発明の第１の実施例のブロック図
である。本実施例は中央処理装置１、主記憶装置２、キ
ャッシュメモリ３、キャッシュメモリ書込みレジスタ４
．キャッシュメモリ読出しレジスタ５、リード／ライト
指示制御回路６、キャッシュメモリ制御回路７、エラー
アドレス保持回路８、アクセス禁止領域制御回路９、読
出しデータエラー検出回路１０から構成されている。
である。本実施例は中央処理装置１、主記憶装置２、キ
ャッシュメモリ３、キャッシュメモリ書込みレジスタ４
．キャッシュメモリ読出しレジスタ５、リード／ライト
指示制御回路６、キャッシュメモリ制御回路７、エラー
アドレス保持回路８、アクセス禁止領域制御回路９、読
出しデータエラー検出回路１０から構成されている。
キャッシュメモリ３は主記憶装置２に記憶されている情
報の一部を一時的に記憶し、主記憶装置２の代わりに中
央処理装置１との間で情報の授受を行う。リード／ライ
ト指示制御回路６は、キャッシュメモリ３に対して情報
の読出しまたは書込みを指示する。キャッシュメモリ制
御回路７は中央処理装置１が要求したアドレスが前記キ
ャッシュメモリ３に登録されているか否かをチェックし
、登録されていればキャッシュメモリ３をアクセスし、
登録されていなければ主記憶装置２をアクセスする。読
出しデータエラー検出回路１０はキャッシュメモリ３の
読出しレジスタ５のエラーチェックを行なう。工ツーア
ドレス保持回路８はエラー検出時にエラー検出回路１０
が検出した時のキャッシュメモリ３のアドレスを保持し
、アクセス禁止領域制御回路９は固定障害の二２−検出
時にエラーアドレス保持回路８のエラーアドレスにより
キャッシュメモリ３のアクセス禁止領域を制御する（エ
ラーアドレス保持回路８のエラーアドレスをアクセス禁
止にする）。然る抜エラーアドレス保持回路８に保持さ
れたアドレスによって主記憶装置をアクセスし、キャッ
シュメモリ３のアクセス禁止領域以外に再登録すること
によりて動作を再開させる。
報の一部を一時的に記憶し、主記憶装置２の代わりに中
央処理装置１との間で情報の授受を行う。リード／ライ
ト指示制御回路６は、キャッシュメモリ３に対して情報
の読出しまたは書込みを指示する。キャッシュメモリ制
御回路７は中央処理装置１が要求したアドレスが前記キ
ャッシュメモリ３に登録されているか否かをチェックし
、登録されていればキャッシュメモリ３をアクセスし、
登録されていなければ主記憶装置２をアクセスする。読
出しデータエラー検出回路１０はキャッシュメモリ３の
読出しレジスタ５のエラーチェックを行なう。工ツーア
ドレス保持回路８はエラー検出時にエラー検出回路１０
が検出した時のキャッシュメモリ３のアドレスを保持し
、アクセス禁止領域制御回路９は固定障害の二２−検出
時にエラーアドレス保持回路８のエラーアドレスにより
キャッシュメモリ３のアクセス禁止領域を制御する（エ
ラーアドレス保持回路８のエラーアドレスをアクセス禁
止にする）。然る抜エラーアドレス保持回路８に保持さ
れたアドレスによって主記憶装置をアクセスし、キャッ
シュメモリ３のアクセス禁止領域以外に再登録すること
によりて動作を再開させる。
第２図は本出願に係る発明の第２の実施例のブロック図
である。本実施例は中央処理装置１、主記憶装置２、キ
ャッシュメモリ３、キャッシュメモリ書込みレジスタ４
、中ヤッシェメモリ読出しレジスタ５、リード／−）イ
ト指示制御回路６、キャッシュメモリ制御回路７、エラ
ーレベル保持回路１１、アクセス禁止レベル制御回路１
２、読出しデータエラー検出回路１０から構成されてい
る。
である。本実施例は中央処理装置１、主記憶装置２、キ
ャッシュメモリ３、キャッシュメモリ書込みレジスタ４
、中ヤッシェメモリ読出しレジスタ５、リード／−）イ
ト指示制御回路６、キャッシュメモリ制御回路７、エラ
ーレベル保持回路１１、アクセス禁止レベル制御回路１
２、読出しデータエラー検出回路１０から構成されてい
る。
キャッシュメモリ３は主記憶装置２に記憶されている情
報の一部を一時的に記憶し、主記憶装置２０代わりに中
央処理装置ｌとの間で情報の授受を行う。リード／ライ
ト指示制御回路６はキャッシェメモＩＪ３に対して情報
の読出しまたは書込みを指示する。キャッシュメモリ制
御回路７は中央処理装置１が要求したアドレスがキャッ
シュメモリ３に登録されているか否かをチェックし、登
録されていればキャッシュメモリ３をアクセスし、登録
されていなければ主記憶装置２をアクセスする。読出し
データエラー検出回路１０はキャッシュメモリの読出し
レジスタ５のエラーチェックを行なう。エラーレベル保
持回路１１は、エラー検出時にエラー検出回路１０が検
出した時のキャッシュメモリ３の登録レベルを保持し、
アクセス禁止レベル制御回路１２は固定障害によるエラ
ー検出時にエラーレベル保持回路８のエラーレベルによ
りキャッシュメモリのアクセス禁止レベルｔ％ｌｊ御す
る。然る後、中央処理装置１は再試行することにより主
記憶装置２をアクセスし、キャッシュメモリ３のアクセ
ス禁止レベル以外に再登録することによって動作を再開
させる。
報の一部を一時的に記憶し、主記憶装置２０代わりに中
央処理装置ｌとの間で情報の授受を行う。リード／ライ
ト指示制御回路６はキャッシェメモＩＪ３に対して情報
の読出しまたは書込みを指示する。キャッシュメモリ制
御回路７は中央処理装置１が要求したアドレスがキャッ
シュメモリ３に登録されているか否かをチェックし、登
録されていればキャッシュメモリ３をアクセスし、登録
されていなければ主記憶装置２をアクセスする。読出し
データエラー検出回路１０はキャッシュメモリの読出し
レジスタ５のエラーチェックを行なう。エラーレベル保
持回路１１は、エラー検出時にエラー検出回路１０が検
出した時のキャッシュメモリ３の登録レベルを保持し、
アクセス禁止レベル制御回路１２は固定障害によるエラ
ー検出時にエラーレベル保持回路８のエラーレベルによ
りキャッシュメモリのアクセス禁止レベルｔ％ｌｊ御す
る。然る後、中央処理装置１は再試行することにより主
記憶装置２をアクセスし、キャッシュメモリ３のアクセ
ス禁止レベル以外に再登録することによって動作を再開
させる。
第３図は本出願に係る発明の第３の実施例のブロック図
である。本実施例は中央処理装置１、主記憶装置２、キ
ャッシュメモリ３、キャッシュメモリ書込レジスタ４、
キャッシュメモリ読出しレジスタ５、リード／ライト指
示制御回路６、キャッシュメモリ制御回路７、エラーア
ドレス保持回路８、二？−レベル保持回路１１、アクセ
ス禁止領域制御回路１３、読出しデータエラー検出回路
１０から構成されている。
である。本実施例は中央処理装置１、主記憶装置２、キ
ャッシュメモリ３、キャッシュメモリ書込レジスタ４、
キャッシュメモリ読出しレジスタ５、リード／ライト指
示制御回路６、キャッシュメモリ制御回路７、エラーア
ドレス保持回路８、二？−レベル保持回路１１、アクセ
ス禁止領域制御回路１３、読出しデータエラー検出回路
１０から構成されている。
キャッシュメモリ３は、主記憶装置２に記憶されている
情報の一部を一時的に記憶し、主記憶装置２の代わりに
中央処理装置１との間で情報の授受を行なう。リード／
２イト・指示制御回路６は、キャッシュメモリ３に対し
て情報の読出しまたは書込みを指示する。キャッシュメ
モリ制御回路７は、中央処理装置１が要求したアドレス
が前記キャッシュメモリ３に登録されているか否かをチ
ェックし、登録されていればキャッシュメモリ３をアク
セスし、登録されていなければ前記主記憶装置２をアク
セスする。読出しデータエラー検出回路１０はキャッシ
ュメモリの読出しレジスタ５のエラーチェックを行なう
。エラー検出時にエラー検出回路１０が検出した時のキ
ャッシュメモリ３のアドレスとレベルをエラーアドレス
保持回路８及びエラーレベル保持回路１１で保持する。
情報の一部を一時的に記憶し、主記憶装置２の代わりに
中央処理装置１との間で情報の授受を行なう。リード／
２イト・指示制御回路６は、キャッシュメモリ３に対し
て情報の読出しまたは書込みを指示する。キャッシュメ
モリ制御回路７は、中央処理装置１が要求したアドレス
が前記キャッシュメモリ３に登録されているか否かをチ
ェックし、登録されていればキャッシュメモリ３をアク
セスし、登録されていなければ前記主記憶装置２をアク
セスする。読出しデータエラー検出回路１０はキャッシ
ュメモリの読出しレジスタ５のエラーチェックを行なう
。エラー検出時にエラー検出回路１０が検出した時のキ
ャッシュメモリ３のアドレスとレベルをエラーアドレス
保持回路８及びエラーレベル保持回路１１で保持する。
アクセス禁止領域制御回路１３は、工ツーアドレスとエ
ラーレベルによりキャッシュメモリ３のアクセス禁止領
域を制御する。然る後、エラーアドレス保持回路８に保
持されたアドレスによりて主記憶装置２をアクセスし、
キャッシュメモリ３のアクセス禁止領域以外に再登録す
ることによって動作を再開させる。
ラーレベルによりキャッシュメモリ３のアクセス禁止領
域を制御する。然る後、エラーアドレス保持回路８に保
持されたアドレスによりて主記憶装置２をアクセスし、
キャッシュメモリ３のアクセス禁止領域以外に再登録す
ることによって動作を再開させる。
以上説明したように本発明は、読出しデータにエラーが
検出されたときに、キャッシュメモリのアクセス禁止領
域を制御し、キャッシュメモリの構成を変更することに
より、信頼度を向上させたキャッシュメモリ制御回路を
提供する効果がある。
検出されたときに、キャッシュメモリのアクセス禁止領
域を制御し、キャッシュメモリの構成を変更することに
より、信頼度を向上させたキャッシュメモリ制御回路を
提供する効果がある。
第１〜第３の実施例を示すブロック図である。
１・・・中央処理装置、２・・・主記憶装置、３・・・
キャッシュメモリ、４・・・書込みレジスタ、訃・・読
出しレジスタ、６・・・リード／ライト指示制御回路、
７・・・キャッシュメモリ制御回路、８・・・エラーア
ドレス保持回路、９・・・アクセス禁止領域制御回路、
１０・・・読出しデータエラー検出回路、１１・・・エ
ラーレベル保持回路、１２・・・アクセス禁止レベル制
御回路、１３・・・アクセス禁止領域制御回路。
キャッシュメモリ、４・・・書込みレジスタ、訃・・読
出しレジスタ、６・・・リード／ライト指示制御回路、
７・・・キャッシュメモリ制御回路、８・・・エラーア
ドレス保持回路、９・・・アクセス禁止領域制御回路、
１０・・・読出しデータエラー検出回路、１１・・・エ
ラーレベル保持回路、１２・・・アクセス禁止レベル制
御回路、１３・・・アクセス禁止領域制御回路。
代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、主記憶装置に記憶されている情報の一部を一時的に
記憶し前記主記憶装置の代わりに中央処理装置との間で
情報の授受を行なうキャッシュメモリと、前記中央処理
装置からの指示により前記キャッシュメモリに対して情
報の読出しまたは書込みを指示するリード／ライト指示
制御回路と、前記中央処理装置が要求したアドレスが前
記キャッシュメモリに登録されているか否かをチェック
し登録されていれば前記キャッシュメモリをアクセスし
登録されていなければ前記主記憶装置をアクセスするキ
ャッシュメモリ制御回路とを有する情報処理装置におい
て、前記キャッシュメモリの読出しデータのエラーを検
出するエラー検出回路と、該エラー検出回路がエラー検
出時に検出した前記キャッシュメモリのアドレスを保持
するエラーアドレス保持回路と、該エラーアドレス保持
回路のエラーアドレスによりキャッサュメモリのアクセ
ス禁止領域を制御するアクセス禁止領域制御回路とを含
み、前記エラー検出回路によってエラーが検出された時
に前記エラーアドレス保持回路に保持されたアドレスに
よって前記主記憶装置をアクセスし、前記キャッシュメ
モリのアクセス禁止領域以外に再登録することによって
動作を再開させることを特徴とするキャッシュメモリ制
御装置。 ２、主記憶装置に記憶されている情報の一部を一時的に
記憶し前記主記憶装置の代わりに中央処理装置との間で
情報の授受を行なうキャッシュメモリと、前記中央処理
装置からの指示により前記キャッシュメモリに対して情
報の読出しまたは書込みを指示するリード／ライト指示
制御回路と、前記中央処理装置が要求したアドレスが前
記キャッシュメモリに登録されているか否かをチェック
し、登録されていれば前記キャッシュメモリをアクセス
し登録されていなければ前記主記憶装置をアクセスする
キャッシュメモリ制御回路とを有する情報処理装置にお
いて、前記キャッシュメモリの読出しデータのエラーを
検出するエラー検出回路と、該エラー検出回路がエラー
検出時に検出した前記キャッシュメモリのレベルを保持
するエラーレベル保持回路と、該エラーレベル保持回路
のエラーレベルにより前記キャッシュメモリのアクセス
禁止レベルを制御するアクセス禁止レベル制御回路とを
含み、前記エラー検出回路によってエラーが検出された
時前記主記憶装置を再アクセスし、前記キャッシュメモ
リのアクセス禁止レベル以外に再登録することによって
動作を再開させることを特徴とするキャッシュメモリ制
御装置。 ３、主記憶装置に記憶されている情報の一部を一時的に
記憶し前記主記憶装置の代わりに中央処理装置との間で
情報の授受を行なうキャッシュメモリと、前記中央処理
装置からの指示により前記キャッシュメモリに対して情
報の読出し、または書込みを指示するリード／ライト指
示制御回路と、前記中央処理装置が要求したアドレスが
前記キャッシュメモリに登録されているか否かをチェッ
クし登録されていれば前記キャッシュメモリをアクセス
し登録されていなければ前記主記憶装置をアクセスする
キャッシュメモリ制御回路とを有する情報処理装置にお
いて、前記キャッシュメモリの読出しデータのエラーを
検出するエラー検出回路と、該エラー検出回路がエラー
検出時に検出した前記キャッシュメモリのアドレスを保
持するエラーアドレス保持回路と、前記エラー検出回路
がエラー検出時に検出した前記キャッシュメモリのレベ
ルを保持するエラーレベル保持回路と、前記エラーアド
レス保持回路のエラーアドレスと前記エラーレベル保持
回路のエラーレベルにより前記キャッシュメモリのアク
セス禁止領域を制御するアクセス禁止領域制御回路とを
含み、前記エラー検出回路によってエラーが検出された
時にエラーアドレス保持回路に保持されたアドレスによ
って前記主記憶装置をアクセスし、前記キャッシュメモ
リのアクセス禁止領域以外に再登録することによって動
作を再開させることを特徴とするキャッシュメモリ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193810A JPH0241537A (ja) | 1988-08-02 | 1988-08-02 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193810A JPH0241537A (ja) | 1988-08-02 | 1988-08-02 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0241537A true JPH0241537A (ja) | 1990-02-09 |
Family
ID=16314141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193810A Pending JPH0241537A (ja) | 1988-08-02 | 1988-08-02 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241537A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381544A (en) * | 1991-01-22 | 1995-01-10 | Hitachi, Ltd. | Copyback memory system and cache memory controller which permits access while error recovery operations are performed |
| JP2011107888A (ja) * | 2009-11-16 | 2011-06-02 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
-
1988
- 1988-08-02 JP JP63193810A patent/JPH0241537A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381544A (en) * | 1991-01-22 | 1995-01-10 | Hitachi, Ltd. | Copyback memory system and cache memory controller which permits access while error recovery operations are performed |
| JP2011107888A (ja) * | 2009-11-16 | 2011-06-02 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
| US8621309B2 (en) | 2009-11-16 | 2013-12-31 | Fujitsu Limited | Processor and method of control of processor |
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