JPH01211026A - 正規化シフト数決定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、浮動小数点数の加減算結果の正規化に必要な
シフト数を求める装置に関するものである。

従来の技術 仮数部が符号と絶対値で示される浮動小数点数の加減算
は、一般に次に示す手順に従う。

ステップｌ：桁合わせ処理 ステップ２：加減算処理 ステップ３：仮数部絶対値化処理 ステップ４：正規化処理 ステップ５：丸め処理 ここで、ステップ４の正規化処理では ｌ）仮数部の最上位ビットを１にするのに必要なシフト
数の算出 ２）求めたシフト数分の仮数部シフト ３）求めたシフト数分の指数部補正 を行なわねばならない。

この正規化処理の高速化、特に指数補正の高速化を実現
する従来の処理装置としては例えば、特開昭５８−１８
６８４０号公報に示されている。

第４図は、この従来の演算処理装置のブロック図を示す
のでありであり、ｌ、２は人力データを保持するレジス
タ、３は人力データの指数部の大小判定を行ない大なる
方の指数部の選択と、仮数部桁合わせを行なうブリシフ
タ、４．５はブリシフタ３の出力の仮数部を保持するレ
ジスタ、６はブリシフタ３の出力の指数部を保持するレ
ジスタ、７は並列加算器、８は並列加算器７の出力を保
持するレジスタ、９はレジスタ８の内容の最上位ビ・ソ
トからの連続するＯの数をカウントするデコーダ、１０
はレジスタ８の内容をデコーダ９が示すビット数だけシ
フトを行し仮数部正規化を行なうボストシフタ、１１か
ら２６はレジスタ６の出力にそれぞれ＋１から−１４の
値を加算する加算器、２７から４２は加算器１１〜２６
の出力を保持するレジスタ、４３はデコーダ９の出力に
応じてレジスタ２７〜４２の何れか一つを選択するセレ
クタである。

以上のように構成された従来の処理装置の動作について
次に説明する。レジスタ１．２に格納されたデータがブ
リシフタ３に人力され、先ず指数部が比較される。そし
て、大なる方の指数はレジスタ６に格納され、大なる方
の指数をもつデータの仮数部はそのまま、小なる方の指
数部を持つデータの仮数部は指数差分だけ右シフトされ
、レジスタ４．５に格納される。レジスタ４．５の出力
は並列加算器７で処理され結果はレジスタ８に格納され
る。また仮数部の演算と並行してレジスタ６の内容が加
算器１１〜２６でそれぞれ＋１〜−１４が加算され、レ
ジスタ２７〜４２に格納される。デコーダ９はレジスタ
８の内容の最上位ビットか゛らの連続する０の数をカウ
ントする。そして、カウント結果により、レジスタ８の
出力をボストシフタ１０でシフトし仮数の正規化を行な
う。また指数は、≠ニーダ９の全ての出カバターンに対
して予め計算した結果がレジスタ２７〜４２に存在する
ので、デコーダ９の出力に対応するレジスタの一つをセ
レクタ４３で選択することで得られる。

発明が解決しようとする課題 しかしながら上記のような構成では、指数補正は高速に
出来るが、その実現に要する加算器１１〜２６、レジス
タ２７〜４２、セレクタ４３の回路規模が膨大なものと
なる。また、演算精度を高めるために仮数部のビット数
を増加させた場合はそれに比例してこれら資源が大幅に
増加するという問題点も有している。

本発明はかかる点に鑑み、正規化を高速に処理しかつ少
ない回路規模で実現できる正規化シフト数決定装置を提
供することを目的とする。

課題を解決するための手段 外部から与えられる加減算指示信号、加減算された仮数
の上位２ビット、仮数桁合わせ処理で得られる指数差に
関する情報により、浮動小数点加減算結果の正規化に要
するシフト数が求まるか否かの判断と求まる場合はその
シフト数を求める第１の手段と、加減算された仮数の最
上位ビットを除く全ての他のビットから浮動小数点加減
算結果の正規化に要するシフト数を求める第２の手段と
、前記第１の手段の判断結果により、前記第１の手段で
求めたシフト数、前記第２の手段で求めたシフト数の何
れか一方を出力する選択手段とを備えた浮動小数点演算
装置である。

作　　　用 本発明は前記した構成により、浮動小数点仮数部加減算
結果の正規化に要するビット数を、前記第１の手段で求
まる場合は前記第１の手段で求め、前記第１の手段で求
まらない場合は前記第２の手段で求めるものである。

実施例 第、１図は本発明の一実施例の正規化シフト数決定装置
のブロック図を示すものである。

第１図において １００は Ｎ１＝（−１）”−２”−ｆｌ　　　・　　（１）で表
現される浮動小数点数Ｎｌを保持するレジスタである。

ここで、ｅｌは指数、ｆｌは 絶対値表現の仮数、ｓｌは仮数ｆｌの符号であり、ｆｌ
は正規化されており、 ｌ≦ｆ１〈２　　　　　　　　　　・・・　（２）を満
たす。

１０１は Ｎ２＝　　（−１）　９２・２°２・　［２・・・　　
（３）で表現される浮動小数点数Ｎ２を保持するレジス
タである。ここで、ｅ２は指数、　ｆ２は絶対値表現の
仮数、Ｓ２は仮数ｆ２の符号であり、ｆ２は正規化され
ており、 ｌ≦ｆ２〈２　　　　　　　　　・・・　（４）を満た
す。

１０２はレジスタ１００内の指数ｅｌからレジスタ１０
１内の指数ｅ２を減じその結果から、指数差信号Ｅｄ　
（＝　ｅ　ｔ−ｅ２）、指数差が０であること（ｅｌ＝
ｅ２）を表す信号Ｅｚ、指数差信号Ｅｄの絶対値が２以
上であることを示す信号ＳＭ２、大なる方の指数ｅｔを
出力する指数演算器、１０３は指数演算器１０２の出力
Ｅｄをもとに、Ｅｄ≧０ならレジスタ１００内の仮数ｆ
ｔはそのまま、レジスタ１０１内の仮数ｆ２は右にＥｄ
ビットシフトして出力し、Ｅｄ＜０ならレジスタ１０１
内の仮数ｆ２はそのまま、レジスタ１００内の仮数ｆｌ
は右にＥｄビットシフトして出力する桁合わせ回路、１
０４は桁合わせ回路１０３の出力である仮数の加減算を
行ないその絶対値を出力する仮数演算器、１０５は仮数
演算器１０４の出力の２１ビットを除く全てのビットを
人力とし、正規化に要するシフト数を求めるデコーダ、
１０６は組合せ回路で構成され、指数演算器１０２の出
力Ｅ２．５Ｍ２、仮数演算器１０４出力の２１．２１１
ビット、外部から与えられる後述の加減算指示信号１０
Ｂを人力とし、表に示すように正規化シフト数指定信号
と選択信号Ｓ　Ｅ　Ｌを出力する正規化制御回路、１０
７は正規化制御回路１０６の出力である選択信号ＳＥＬ
で制御され、デコーダ１０５の出力、正規化制御回路１
０６の出力である正規化シフト数指定信号の何れかを仮
数部正規化シフト数として出力するセレクタ、１０８は
仮数演算器１０４、正規化制御回路１０６に演算モード
を与える加減算指示信号、１０９は仮数演算器１０４の
出力をセレクタ１０７の出力によって正規化シフトを行
ない最終結果としての仮数ｆを出力するバレルシフタ、
１１０は指数演算器１０２で選択された指数ｅｔをセレ
クタ１０７の出力で補正し最終結果とじての指数ｅを出
力する加算器である。

以上のように構成された本実施例の浮動小数点演算処理
装置についてその動作を説明する。

先ず、指数演算器１０２で、レジスタ１００内の指数ｅ
ｌからレジスタ１００内の指数ｅ２を減算し、ｅｔ、　
　Ｅｚ、　　Ｅｄ、、５Ｍ２の信号を出力する。桁合わ
せｒＥｉ回路１０３は信号Ｅｄに基づきレジスタ１００
内の仮数ｆｌとレジスタ１０１内の仮数ｆ２の桁合わせ
を行なう。桁合わせ結果は仮数演算器１０４に入力され
演算指示信号１０８で指示される加算もしくは減算が行
われ、その絶対値が出力される。仮数演算器１０４の出
力は正規化する必要があるが、ここで仮数演算器１０４
の出力について考察すると次のようになる。

ａ）仮数演算器１０４で加算を行なう場合・ｅｌ＝ｅ２
の場合（ケース１）（Ｅｚ＝１．Ｅｄ＝０） 仮数ｆｔ、ｆ２の桁合わせは必要ないので加算後の仮数
は、（３）（４）式より、 ２≦ｆｌ＋ｆ２＜４　　　　　　　　　　・・・　　（
５）となる。　（５）式の各辺を２で割ると、１≦（ｆ
ｌ＋ｆ２）／２＜２　　　　　・・・　（６）となり正
規化される。ここで、２での除算は右１ビットシフトで
実現される。

・ｅｌ＞ｅｌの場合（Ｅｚ＝０、Ｅｄ＞Ｏ）桁合わせの
ため、桁合わせ回路１０３で仮数ｆ２を指数差ｅｌ−ｅ
２＝ｎビット 右シフトし、 １／ｍ≦ｆ２／ｍ　＜　２／ｍ　　・・・（７）（ここ
で、ｍ＝２’） を得る。そこで加算後の仮数は、　（３）、（７）式よ
り、 １＜　　１＋１／ｍ　≦　ｆｌ＋ｆ２／ｍ＜　２＋２／
ｍ　＜３　　　・・・　（８）となる。そこで加算結果
、ｆ　１　＋　ｆ　２／ｒｎを数直線上で示すと第２図
に示すようになる。

第２図から明らかなように、２１　ビット＝１なら（ケ
ース２）加算結果は ２　≦　ｆｌ　　＋ｆ２／ｍ　　＜　　２＋２／ｍ・・
・　　（９） の範囲にある。そして（９）式の各辺を２で割ると ｌ≦（ｆｌ　＋ｆ２／ｍ）／２　＜　１＋１／ｍく２　
　・・・（ｌＯ） なり正規化される。すなわち加算結果の右１ビットシフ
トで正規化が行なわれる。また、２１ビット＝０なら（
ケース３）加算結果はｌ　≦　１＋１／ｍ　Ｓ　　ｆｌ
　＋ｆ２／ｍ　＜　　２・・・（１１） の範囲にあり、正規化のための処理は不要となる。

・ｅｌくｅｌの場合（Ｅｚ＝０、Ｅｄ＜０）ｅｌ＞ｅｌ
の場合と同様の議論から、桁合わせ回路１０３で仮数ｆ
ｌを指数差ｅｌ−ｅ２＝ｎビット右シフトして加算を行
ない、加算結果を ２Ｉピツ）＝１なら加算結果の右ｌビットシフト（ケー
ス２） ２１ビット＝０なら加算結果はシフトしない（ケース３
） と処理することで、正規化が行なわれる。

ｂ）仮数演算器１０４で減算を行なう場合・ｅｌ＝ｅ２
の場合（ケース４）（Ｅｚ＝１．Ｅｄ＝０） 仮数ｆ１．　　ｆ２の桁合わせは必要ないので減算後の
仮数は、（３）、　（４）式より、−１＜ｆｌ−ｆ２＜
１　　　　　　　・・・（１２）もしくは、 −１＜ｆ２−ｆｌ＜１　　　　　　・−（１３）となる
。そこで、減算結果を正規化するには、減算結果を１ビ
ット以上複数ビット右にシフトする必要がある。

”ｅｌ＞２２の場合（Ｅｚ＝Ｏ，Ｅｄ＞Ｏ）加算の場合
と同様に桁合わせのため、仮数ｆ２を指数差ｅｌ−ｅ２
＝ｎビット右シフトしたのちｆｌ−ｆ２／ｍの減算（こ
こでｍ＝２）を行う。そこで（３）、　（７）式より減
算後の仮数は、 ０　≦　１−２／ｍ　＜　　ｆｌ　−ｆ２／ｍ＜２−１
／ｍ＜２　　　・・・（１４）となる。　（１４）式を
数直線上で示すと第３図に示すようになる。第３図から
明らかなように、２８ビット＝１なら（ケース５）減算
結果は ｌ　≦　ｆ　１−　ｆ２／ｍ　＜　　２−１　／ｍ〈　
２　　・・・（１５） の範囲にあり、正規化のための処理は不要となる。また
、２　ビット＝０なら 減算結果は、 ０　≦　１−２／ｍ　＜　　ｆ　１−　ｆ　２／ｒｎ　
＜　　１・・・（１６） となることから、正規化のためには１ビット以上の複数
ビット左シフトを行う 必要がある。しかし、 ｍ＝２’、ｎ＝１．２．３、　−（１７）であることか
ら、ｎ＝１の場合（ケース６）は減算結果の下限値１−
２／ｍは、 １−２／２　　＝　　０　　　　　　　　　　・・・（
１８）となり、正規化のためには複数ビット右シフトを
行う必要があるが、ｎ≧２の場合（ケース７）、減算結
果の下限値１−２／ｒｎは、１−２／４≦１−２／ｍ　
＜　１−　（１９）となる。すなわち、　（１９）式の
各辺に２を乗じると、 ｌ　≦　２（１−２／ｍ）＜　　２　　−　（２０）と
なることから、この場合は、左１ビットシフトで減算結
果の正規化が行えることが判る。

拳ケース１：ｅｌ＜ｅ２の場合（Ｅｚ＝１、Ｅｄ＜ｅｌ
＞ｅ２の場合と同様の議論から、仮数ｆｌを指数差ｅｌ
−ｅ２＝ｎビット右シフトして減算を行ない、減算結果
を ２８１ビット＝１なら加算結果はシフトしない（ケース
５） ２１１ビット＝Ｏで ｎ＝１なら複数ビット左シフトを行う （ケース６） ｎ≧２なら左１ビットシフト行う （ケース７） と処理することで、正規化が行なわれる。

以上の議論に基づき、正規化制御回路１０Ｂを表の人出
力関係を満たす組合せ回路で構成する。

表中のケース番号は、上記説明で括弧内で示したケース
番号を意味している。すなわちケース４．６の場合以外
はＳＥＬ信号が１となり正規化に必要なシフト数はセレ
クタ１０７を経由し正規化制御回路１０Ｇから直接与え
る。またケース４．６の場合はＳＥＬ信号が０となり正
規化に必要なシフト数はセレクタ１０７を経由しデコー
ダ１０７から与える。そしてセレクタ１０７の出力によ
って仮数演算器１０４の出力はバレルシフタ１０９で正
規化され、指数演算器１０２の出力ｅｔは加算器１１０
で補正され、それぞれ最終的な仮数ｆ、指Ｗｋｅが得ら
れる。またデコーダ１０５では右シフト数を求める必要
はなく左シフト数のみを求めればよいので、仮数演算器
１０４の出力のうち２′の重みを持つビットは入力する
必要はない。

また、正規化に必要なシフト数を求めるのに必要な時間
は、ケース４．６では他のケースと比較して長くなる。

何故なら、ケース４．６では仮数演算器１０４の２１の
重みをもつビットを除く全ての出力をデコーダ１０５で
デコードする必要があるが、ケース１では仮数部の加減
算を待たずして、ケース２．３．５．７では仮数演算器
１０４で加減算が終了した後、正規化制御回路１０６で
５ビットの入力をデコードすることで正規化に必要なシ
フト数が判定出来るからである。しかし、大量の浮動小
数点加減算を行なう場合、処理全体で評価するとこれら
の処理時間は出現するケースの平均となり、常にデコー
ダを使用する従来の方法と比較して高速になる。特に演
算精度向上のため仮数部のビット数を増加させた場合で
も、正規化制御回路１０６の人力ビット数は変わらない
ので、正規化に必要なシフト数を求めるのに必要な時間
は、従来例の方法より本実施例の方がより一層短かくな
る。従って本実施例のように正規化に必要なシフト数の
算出後に加算器１１０で指数補正を行っても、従来例の
場合と同等あるいはより短かい時間での補正が可能にな
り、かつそれに要するハードウェア資源も従来例と比べ
非常に少ないものに出来る。またデコーダ１０５では左
シフト数のみを出力すればよいので、デコーダ１０５で
左シフトか、右シフトかを示す信号を出力することが不
要になりデコーダ１０５が簡単になるという利点も生ま
れる。

以上のように本発明によれば正規化制御回路１０６を設
けることにより、仮数演算器１０４出力の正規化に必要
なビット数の算出を、デコーダ１０５で求める方法と、
仮数演算器１０４出力の上位２ビットを含めた５ビット
で判断する方法の２通りで処理し、正規化制御回路１０
６で論理的に゛正規化に必要なビット数が判定出来ない
場合のみ、デコーダ１０５の出力を使用する。従って、
大量の浮動小数点加減算を行った場合平均的に見ると、
正規化用シフト数を求めるのに要する時間は少なくなる
。

発明の詳細 な説明したように本発明によれば仮数部加減算結果の正
規化に必要なシフト数を、桁合わせ処理で得られた指数
大小判定結果、指数差が２以上かの判定結果、仮数部加
減結果の上位２ビット、外部から与えられる加減算指示
信号から論理的に求まるか否かを判断し、求まる場合は
その求めた結果を出力する第１の手段と、仮数部加減算
結果の最上位ビットを除く全ての他のビットから求める
第２の手段とを設け、第１の手段でシフト数が求まらな
い場合のみ第２の手段の出力を使用することで、正規化
用シフト数を求めるのに要する時間を平均的には少なく
することができる。また第１の手段は簡単な紺合せ回路
で実現でき、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例における正規化シフト数決定
装慮のブロック図、第２図は加算結果の範囲を示す数直
線図、第３図は減算結果の範囲を示す数直線図、第４図
は従来の処理装置のブロック図を示す。 １００．１０１・・・レジスタ、 １０２・・・指数演算器、１０３・・・桁合わせ回路、
１０４・・・仮数演算器、１０５・・・デコーダ、１０
６・・・正規化制御回路、 １０７・・・セレクタ、１０８・・・加減算指示信号、
１０９・・・バレルシフタ、１１０・・・加算器。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 第２図 ７＋　’／ｍ　　　　　　　　　　　　２＋　２７ｍ第
３図 ０　　　　／　　　　２ ／−２／ｒｎ　　　　２−　’／ｍ

Claims (1)

【特許請求の範囲】
1. 外部から与えられる加減算指示信号、加減算された仮数
   の上位２ビット、仮数桁合わせ処理で得られる指数差に
   関する情報により、浮動小数点加減算結果の正規化に要
   するシフト数が求まるか否かの判断と求まる場合はその
   シフト数を求める第１の手段と、加減算された仮数の最
   上位ビットを除く全ての他のビットから浮動小数点加減
   算結果の正規化に要するシフト数を求める第２の手段と
   、前記第１の手段の判断結果により、前記第１の手段で
   求めたシフト数、前記第２の手段で求めたシフト数の何
   れか一方を出力する選択手段とから構成されたことを特
   徴とする正規化シフト数決定装置。