JPH01211159A - 計算機の時計合わせ装置 - Google Patents
計算機の時計合わせ装置Info
- Publication number
- JPH01211159A JPH01211159A JP63037927A JP3792788A JPH01211159A JP H01211159 A JPH01211159 A JP H01211159A JP 63037927 A JP63037927 A JP 63037927A JP 3792788 A JP3792788 A JP 3792788A JP H01211159 A JPH01211159 A JP H01211159A
- Authority
- JP
- Japan
- Prior art keywords
- time data
- time
- clock
- interrupt signal
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、複数の中央処理装置（以下ＣＰＵという）
をネットワークによって接続した計算機分散システムの
、各ＣＰＵに内蔵されている時計機構の時刻合わせを行
う計算機の時計合わせ装置に関するものである。
をネットワークによって接続した計算機分散システムの
、各ＣＰＵに内蔵されている時計機構の時刻合わせを行
う計算機の時計合わせ装置に関するものである。
第４図は従来の計算機の時計合わせ装置を示すブロック
図であり、図において、１は分散配置された複数のＣＰ
Ｕ、２はこれら各ＣＰＵＩが内蔵する時計機構、３はこ
れら各ＣＰＵＩに接続されたコンソール、４はこれら各
ＣＰＵＩを接続して計算機分散システムを形成するネッ
トワークである。 ここで、時刻のデータは状態の変化の順序を示すキーと
して最もポピユラーなものであり、かっ、時間という量
的なタイミングも表せるといった機能を持ちあわせてい
ることから、イベントの発生、デバイスのアクセス、デ
ータの送受信、タスクのラン／ウェイトのトレース等に
多（利用されている。従って、分散配置された各ＣＰＵ
Ｉはそれぞれが、図示のごとく時計機構２を内蔵してい
る。 次に動作について説明する。ここで、計算機分散システ
ムにおいては、各ＣＰＵ１間のデータ送受信時の時刻が
動作の順番を表す重要なキーであり、各ＣＰＵＩの時計
機構２が正確に合っていることは絶対条件となる。従っ
て、伝送遅れが無視できない場合、ネットワーク４上で
時刻データを送受信し、時計機構２の時刻合わせを行う
ことは不可能であるため、計算機のオペレータがそれぞ
れのＣＰＵ １に接続されたコンソール３より時刻デー
タを入力することによって、各時計機構２の時刻合わせ
を個別に行っていた。
図であり、図において、１は分散配置された複数のＣＰ
Ｕ、２はこれら各ＣＰＵＩが内蔵する時計機構、３はこ
れら各ＣＰＵＩに接続されたコンソール、４はこれら各
ＣＰＵＩを接続して計算機分散システムを形成するネッ
トワークである。 ここで、時刻のデータは状態の変化の順序を示すキーと
して最もポピユラーなものであり、かっ、時間という量
的なタイミングも表せるといった機能を持ちあわせてい
ることから、イベントの発生、デバイスのアクセス、デ
ータの送受信、タスクのラン／ウェイトのトレース等に
多（利用されている。従って、分散配置された各ＣＰＵ
Ｉはそれぞれが、図示のごとく時計機構２を内蔵してい
る。 次に動作について説明する。ここで、計算機分散システ
ムにおいては、各ＣＰＵ１間のデータ送受信時の時刻が
動作の順番を表す重要なキーであり、各ＣＰＵＩの時計
機構２が正確に合っていることは絶対条件となる。従っ
て、伝送遅れが無視できない場合、ネットワーク４上で
時刻データを送受信し、時計機構２の時刻合わせを行う
ことは不可能であるため、計算機のオペレータがそれぞ
れのＣＰＵ １に接続されたコンソール３より時刻デー
タを入力することによって、各時計機構２の時刻合わせ
を個別に行っていた。
この発明に係る計算機の時計合わせ装置は、時計合わせ
用の割り込み信号を主ＣＰＵと従ＣＰＴＪとに与える割
り込み信号発生器を用意し、主ＣＰＵに、前記割り込み
信号発生時の時刻データを読み取る割り込み処理部と、
その時刻データを従ＣＰＵへ送信する送信処理部を持た
せ、従ＣＰＵに、その時刻データを受信する時刻データ
受信部と、前記割り込み信号の受信時刻より前記時刻デ
ータの受信時刻までの遅延時間を検出する遅延検出部と
、この遅延時間と前記時刻データより算出した時刻デー
タを時計機構へ出力する演算部とを持たせたものである
。
用の割り込み信号を主ＣＰＵと従ＣＰＴＪとに与える割
り込み信号発生器を用意し、主ＣＰＵに、前記割り込み
信号発生時の時刻データを読み取る割り込み処理部と、
その時刻データを従ＣＰＵへ送信する送信処理部を持た
せ、従ＣＰＵに、その時刻データを受信する時刻データ
受信部と、前記割り込み信号の受信時刻より前記時刻デ
ータの受信時刻までの遅延時間を検出する遅延検出部と
、この遅延時間と前記時刻データより算出した時刻デー
タを時計機構へ出力する演算部とを持たせたものである
。
この発明における計算機の時計合わせ装置は、割り込み
信号発生器より割り込み信号が発生した時点で、主ＣＰ
Ｕはこの割り込み信号発生時点の時計機構の時刻データ
を読み取って従ＣＰＵへ送信し、従ＣＰＵは、前記割り
込み信号が発生してから前記時刻データを受信するまで
の遅延時間を検出して、この遅延時間と受信した時刻デ
ータに基づいて演算した時刻データを用いて時計機構の
時刻を補正することにより、計算機の時計合わせから人
手を排除して打鍵ミス等による時刻データの不具合の発
生を防止し、処理時間を短縮する。
信号発生器より割り込み信号が発生した時点で、主ＣＰ
Ｕはこの割り込み信号発生時点の時計機構の時刻データ
を読み取って従ＣＰＵへ送信し、従ＣＰＵは、前記割り
込み信号が発生してから前記時刻データを受信するまで
の遅延時間を検出して、この遅延時間と受信した時刻デ
ータに基づいて演算した時刻データを用いて時計機構の
時刻を補正することにより、計算機の時計合わせから人
手を排除して打鍵ミス等による時刻データの不具合の発
生を防止し、処理時間を短縮する。
以下、この発明の一実施例を図について説明する。第１
図において、２は時計機構、３はコンソール、４はネッ
トワークであり、第４図に同一符号を付した従来のそれ
らと同一、あるいは相当部分であるため詳細な説明は省
略する。また、５は時計合わせのための時刻データを送
出する主ｃＰＵ、６は主ＣＰＵ５からの時刻データをも
とに内蔵する時計機構２の時刻合わせを行う従ＣＰＵ、
７はこの主ＣＰＵ５と従ＣＰＵ６に、時計合わせのため
の割り込み信号を与える割り込み信号発生器としての押
ボタンスイッチである。 さらに、第２図は前記上ＣＰＵ５の要部を示すブロック
図、第３図は前記従ＣＰＵ６の要部を示すブロック図で
あり、両図において、２は前記時計機構、７は前記押ボ
タンスイッチである。また、第２図において、８は前記
押ボタンスイッチ７の発生する割り込み信号を受けて時
計機構２の時刻データを読み取る割り込み処理部、９は
割り込み処理部８が読み取った時刻データを蓄積するバ
ッファ、１０はこのバッファ９に蓄積された時刻データ
を従ＣＰＵ６へ送信する送信処理部であり、第３図にお
いて、１１は前記押ボタンスイッチ７からの割り込み信
号を受信してから前記送信処理部１０からの時刻データ
を受信するまでの遅延時間を検出する遅延検出部、１２
はこの遅延検出部１１が出力するデータが−■１蓄積さ
れるバッファ、１３は前記送信処理部１０からの時刻デ
ータを受信する時刻データ受信部、１４は前記時刻デー
タ受信部１３で受信した時刻データとを蓄積する受信デ
ータバッファ、１５はこの受信データバッファ１４に蓄
積された時刻データと前記遅延検出部１１で検出されて
バッファ１２に蓄積された遅延時間をもとに演算した時
刻データを前記時計機構２へ出力する演算部である。 次に動作について説明する。押ボタンスイッチ７が操作
されて時計合わせのための割り込み信号が発生すると、
主ＣＰＵ５において、その割り込み信号を受信した割り
込み処理部８が、その時の時刻データを時計機構２より
読み取り、それをバッファ９へ蓄積する。その後、送信
処理部１０が起動されて、このバッファ９に蓄積された
時刻データを各従ＣＰＵ６へ送信する。 一方、従ＣＰＵ６においては、遅延検出部１１が前記割
り込み信号を受信すると、その時の時刻データを時計機
構２より読み取ってそれをバッファ１２へ一旦蓄積する
。その後、主ＣＰＵ５の送信処理部１０より時刻データ
が送られてくると、それを時刻データ受信部１３にて受
信し、それを受信データバッファ１４へ蓄積する。この
時刻データ受信部１３はそれと同時に、この時刻データ
を受信したことを前記遅延検出部ＩＩに知らせる。 知らせを受けた遅延検出部１１は、その時刻データの受
信時刻を前記時計機構２より読み取り、その時刻データ
とバッファ工２に蓄積しておいた時刻データとの差分を
とり、それを遅延時間としてバッファ１２へ再度蓄積す
る。ここで、この遅延時間は、時計合わせのための割り
込み信号が発生してから時刻データを受信するまでの時
間、即ち、主ＣＰＵ５から当該従ＣＰＵ６までのデータ
伝送時間に対応している。従って、演算部１５によって
、前記受信データバッファ１４に蓄積されている時刻デ
ータに、このバッファに蓄積された遅延時間を加算し、
その加算結果の時刻データを時計機構２にプリセットす
ることによって、当該従ＣＰＵ６の時計機構２の時刻デ
ータは、主ＣＰＵ５の時計機構２の時刻データに正確に
一致し、時計合わせが終了する。 なお、上記実施例では、割り込み信号発生器として押ボ
タンスイッチを使用した場合について説明したが、他に
時計の精度が無視できる程度のイベントが検出できるも
のであれば押ボタンスイッチ以外のものであってもよく
、上記実施例と同様の効果を奏する。
図において、２は時計機構、３はコンソール、４はネッ
トワークであり、第４図に同一符号を付した従来のそれ
らと同一、あるいは相当部分であるため詳細な説明は省
略する。また、５は時計合わせのための時刻データを送
出する主ｃＰＵ、６は主ＣＰＵ５からの時刻データをも
とに内蔵する時計機構２の時刻合わせを行う従ＣＰＵ、
７はこの主ＣＰＵ５と従ＣＰＵ６に、時計合わせのため
の割り込み信号を与える割り込み信号発生器としての押
ボタンスイッチである。 さらに、第２図は前記上ＣＰＵ５の要部を示すブロック
図、第３図は前記従ＣＰＵ６の要部を示すブロック図で
あり、両図において、２は前記時計機構、７は前記押ボ
タンスイッチである。また、第２図において、８は前記
押ボタンスイッチ７の発生する割り込み信号を受けて時
計機構２の時刻データを読み取る割り込み処理部、９は
割り込み処理部８が読み取った時刻データを蓄積するバ
ッファ、１０はこのバッファ９に蓄積された時刻データ
を従ＣＰＵ６へ送信する送信処理部であり、第３図にお
いて、１１は前記押ボタンスイッチ７からの割り込み信
号を受信してから前記送信処理部１０からの時刻データ
を受信するまでの遅延時間を検出する遅延検出部、１２
はこの遅延検出部１１が出力するデータが−■１蓄積さ
れるバッファ、１３は前記送信処理部１０からの時刻デ
ータを受信する時刻データ受信部、１４は前記時刻デー
タ受信部１３で受信した時刻データとを蓄積する受信デ
ータバッファ、１５はこの受信データバッファ１４に蓄
積された時刻データと前記遅延検出部１１で検出されて
バッファ１２に蓄積された遅延時間をもとに演算した時
刻データを前記時計機構２へ出力する演算部である。 次に動作について説明する。押ボタンスイッチ７が操作
されて時計合わせのための割り込み信号が発生すると、
主ＣＰＵ５において、その割り込み信号を受信した割り
込み処理部８が、その時の時刻データを時計機構２より
読み取り、それをバッファ９へ蓄積する。その後、送信
処理部１０が起動されて、このバッファ９に蓄積された
時刻データを各従ＣＰＵ６へ送信する。 一方、従ＣＰＵ６においては、遅延検出部１１が前記割
り込み信号を受信すると、その時の時刻データを時計機
構２より読み取ってそれをバッファ１２へ一旦蓄積する
。その後、主ＣＰＵ５の送信処理部１０より時刻データ
が送られてくると、それを時刻データ受信部１３にて受
信し、それを受信データバッファ１４へ蓄積する。この
時刻データ受信部１３はそれと同時に、この時刻データ
を受信したことを前記遅延検出部ＩＩに知らせる。 知らせを受けた遅延検出部１１は、その時刻データの受
信時刻を前記時計機構２より読み取り、その時刻データ
とバッファ工２に蓄積しておいた時刻データとの差分を
とり、それを遅延時間としてバッファ１２へ再度蓄積す
る。ここで、この遅延時間は、時計合わせのための割り
込み信号が発生してから時刻データを受信するまでの時
間、即ち、主ＣＰＵ５から当該従ＣＰＵ６までのデータ
伝送時間に対応している。従って、演算部１５によって
、前記受信データバッファ１４に蓄積されている時刻デ
ータに、このバッファに蓄積された遅延時間を加算し、
その加算結果の時刻データを時計機構２にプリセットす
ることによって、当該従ＣＰＵ６の時計機構２の時刻デ
ータは、主ＣＰＵ５の時計機構２の時刻データに正確に
一致し、時計合わせが終了する。 なお、上記実施例では、割り込み信号発生器として押ボ
タンスイッチを使用した場合について説明したが、他に
時計の精度が無視できる程度のイベントが検出できるも
のであれば押ボタンスイッチ以外のものであってもよく
、上記実施例と同様の効果を奏する。
以上のように、この発明によれば、時計合わせ用の割り
込み信号を発生する割り込み信号発生器を用意し、主Ｃ
ＰＵはこの割り込み信号発生器より割り込み信号が発生
した時点の時計機構の時刻データを読み取って従ＣＰＵ
へ送信し、従ＣＰＵは前記割り込み信号が発生してから
この時刻データを受信するまでの遅延時間を検出して、
その遅延時間と受信した時刻データに基づいて演算した
時刻データによって時計機構の時刻を補正するように構
成したので、計算機の時計合わせから人手が排除されて
打鍵ミス等による時刻データを不具合が発生するような
ことはなく、精度が高（処理時間の短かい計算機の時計
合わせ装置が得られる効果がある。
込み信号を発生する割り込み信号発生器を用意し、主Ｃ
ＰＵはこの割り込み信号発生器より割り込み信号が発生
した時点の時計機構の時刻データを読み取って従ＣＰＵ
へ送信し、従ＣＰＵは前記割り込み信号が発生してから
この時刻データを受信するまでの遅延時間を検出して、
その遅延時間と受信した時刻データに基づいて演算した
時刻データによって時計機構の時刻を補正するように構
成したので、計算機の時計合わせから人手が排除されて
打鍵ミス等による時刻データを不具合が発生するような
ことはなく、精度が高（処理時間の短かい計算機の時計
合わせ装置が得られる効果がある。
第１図はこの発明の一実施例による計算機の時計合わせ
装置を示すブロック図、第２図はその主ＣＰＵの要部を
示すブロック図、第３図はその従ＣＰＵの要部を示すブ
ロック図、第４図は従来の計算機の時計合わせ装置を示
すブロック図である。 ２は時計機構、４はネットワーク、５は主ＣＰυ、６は
従ＣＰＵ、７は割り込み信号発生器（押ボタンスイッチ
）、８は割り込み処理部、１０は送信処理部、１１は遅
延検出部、１３は時刻データ受信部、１５は演算部。 なお、図中、同一符号は同一、又は相当部分を示す。 第３回 １５ 演＄告や
装置を示すブロック図、第２図はその主ＣＰＵの要部を
示すブロック図、第３図はその従ＣＰＵの要部を示すブ
ロック図、第４図は従来の計算機の時計合わせ装置を示
すブロック図である。 ２は時計機構、４はネットワーク、５は主ＣＰυ、６は
従ＣＰＵ、７は割り込み信号発生器（押ボタンスイッチ
）、８は割り込み処理部、１０は送信処理部、１１は遅
延検出部、１３は時刻データ受信部、１５は演算部。 なお、図中、同一符号は同一、又は相当部分を示す。 第３回 １５ 演＄告や
Claims (1)
- 各々が時計機構を備えた複数の中央処理装置をネットワ
ークによって接続した計算機分散システムにおける、前
記各中央処理装置の前記時計機構の時刻合わせを行う計
算機の時計合わせ装置において、前記中央処理装置の１
つを主中央処理装置、他を従中央処理装置とし、前記主
中央処理装置及び従中央処理装置に時計合わせ用の割り
込み信号を与える割り込み信号発生器を用意し、前記主
中央処理装置に、前記割り込み信号発生器より割り込み
信号が発生した時点の時刻データを前記時計機構より読
み取る割り込み処理部と、読み取った前記時刻データを
前記従中央処理装置へ送信する送信処理部とを持たせ、
前記従中央処理装置に、前記送信処理部からの時刻デー
タを受信する時刻データ受信部と、前記割り込み信号発
生器からの割り込み信号を受信してから前記時刻データ
受信部で時刻データを受信するまでの遅延時間を検出す
る遅延検出部と、前記時刻データ受信部で受信した時刻
データと前記遅延検出部で検出した遅延時間に基づいて
演算した時刻データを前記時計機構へ出力する演算部と
を持たせたことを特徴とする計算機の時計合わせ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037927A JPH01211159A (ja) | 1988-02-19 | 1988-02-19 | 計算機の時計合わせ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037927A JPH01211159A (ja) | 1988-02-19 | 1988-02-19 | 計算機の時計合わせ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211159A true JPH01211159A (ja) | 1989-08-24 |
Family
ID=12511187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63037927A Pending JPH01211159A (ja) | 1988-02-19 | 1988-02-19 | 計算機の時計合わせ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07306836A (ja) * | 1994-05-10 | 1995-11-21 | Nec Corp | 時刻同期化装置 |
-
1988
- 1988-02-19 JP JP63037927A patent/JPH01211159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07306836A (ja) * | 1994-05-10 | 1995-11-21 | Nec Corp | 時刻同期化装置 |
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