JPH0330044A - 割込制御方法 - Google Patents
割込制御方法Info
- Publication number
- JPH0330044A JPH0330044A JP16390089A JP16390089A JPH0330044A JP H0330044 A JPH0330044 A JP H0330044A JP 16390089 A JP16390089 A JP 16390089A JP 16390089 A JP16390089 A JP 16390089A JP H0330044 A JPH0330044 A JP H0330044A
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- JP
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- signal
- interrupt
- cpu
- interruption
- timing
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- Granted
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- 238000000034 method Methods 0.000 title claims description 20
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- QWXYZCJEXYQNEI-OSZHWHEXSA-N intermediate I Chemical compound COC(=O)[C@@]1(C=O)[C@H]2CC=[N+](C\C2=C\C)CCc2c1[nH]c1ccccc21 QWXYZCJEXYQNEI-OSZHWHEXSA-N 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、複数のＩ／Ｏがらの割込要求に対し、ＣＰＵ
の割込サイクルを各Ｉ／Ｏへ通知する割込制御方法に関
する。
の割込サイクルを各Ｉ／Ｏへ通知する割込制御方法に関
する。
［従来の技術］
複数のＩ／Ｏからの割込要求に対してＣＰＵの割込サイ
クルを通知するには、従来より２つの方法が知られてい
る。
クルを通知するには、従来より２つの方法が知られてい
る。
第１の方法は、各Ｉ／Ｏで独立に割込要求信号を出力し
、ＣＰＵ側で各割込要求信号に対応して各Ｉ／Ｏヘアク
ノリッジ信号を出力する方法である。この第１の方法を
第３図に示す。
、ＣＰＵ側で各割込要求信号に対応して各Ｉ／Ｏヘアク
ノリッジ信号を出力する方法である。この第１の方法を
第３図に示す。
第３図に示すＩ／Ｏ−１、Ｉ／Ｏ−２および工／０−ｎ
からの割込要求信号１，２、３に対して、ＣＰＵから割
込アクノリッジ信号４、５、６がそれぞれ対応する各Ｉ
／Ｏへ出力される。
からの割込要求信号１，２、３に対して、ＣＰＵから割
込アクノリッジ信号４、５、６がそれぞれ対応する各Ｉ
／Ｏへ出力される。
また、複数のＩ／Ｏからの割込要求に対してＣＰＵの割
込サイクルを通知する第２の方法は、各Ｉ／Ｏで共通の
割込要求信号を使用し、ＣＰＵ側から１本の割込アクノ
リッジ信号を出力する方法であり、各Ｉ／Ｏはデイジー
チェーンで接続されている。この第２の方法を第４図に
示す。
込サイクルを通知する第２の方法は、各Ｉ／Ｏで共通の
割込要求信号を使用し、ＣＰＵ側から１本の割込アクノ
リッジ信号を出力する方法であり、各Ｉ／Ｏはデイジー
チェーンで接続されている。この第２の方法を第４図に
示す。
Ｉ／Ｏ−１、Ｉ／Ｏ−２およびＩ ／ Ｏ − ｎから
の割込要求信号７に対して、ＣＰＵから最初のＩ／Ｏ
（ここではＩ／Ｏ−１）への割込アクノリツジ信号８を
出力する。Ｉ／Ｏ−１は、自己が割込要求信号を送出し
ていなければ、下位のＩ／Ｏ−２へ割込アクノリツジ信
号中継出力９を出力する。
の割込要求信号７に対して、ＣＰＵから最初のＩ／Ｏ
（ここではＩ／Ｏ−１）への割込アクノリツジ信号８を
出力する。Ｉ／Ｏ−１は、自己が割込要求信号を送出し
ていなければ、下位のＩ／Ｏ−２へ割込アクノリツジ信
号中継出力９を出力する。
Ｉ／Ｏ−２が割込要求信号を出力していれば、Ｉ／Ｏ−
２は、下位゛のＩ ／ Ｏ − ｎへの割込アクノリッ
ジ信号中継出力１０を出力せずに、ＣＰＵの割込サイク
ルを獲得する。
２は、下位゛のＩ ／ Ｏ − ｎへの割込アクノリッ
ジ信号中継出力１０を出力せずに、ＣＰＵの割込サイク
ルを獲得する。
第４図に示す第２の方法では、例えば工／〇一１が取り
外されると、ＣＰＵからの割込アクノリッジ信号８はＩ
／Ｏ−１で中断されることになるので、割込アクノリッ
ジ信号８を割込アクノリツジ信号中継出力９へ中継する
手段が必要となる。
外されると、ＣＰＵからの割込アクノリッジ信号８はＩ
／Ｏ−１で中断されることになるので、割込アクノリッ
ジ信号８を割込アクノリツジ信号中継出力９へ中継する
手段が必要となる。
［発明が解決しようとする課題コ
上述した第１の方法では、各Ｉ／ＯとＣＰＵ側との接続
が個別に必要となり、配線が複雑となる欠点がある。
が個別に必要となり、配線が複雑となる欠点がある。
また、第２の方法では、各Ｉ／Ｏの間の割込アクノリッ
ジ信号がデイジーチェーンで接続されるため、途中のＩ
／Ｏを取り外した場合に割込アクノリッジ信号を中継す
る手段が必要となる欠点がある。
ジ信号がデイジーチェーンで接続されるため、途中のＩ
／Ｏを取り外した場合に割込アクノリッジ信号を中継す
る手段が必要となる欠点がある。
［課題を解決するための手段］
本発明は、上記の問題点に鑑みてなされたもので、各Ｉ
／Ｏ間を共通信号で接続し、かつ途中のＩ／Ｏを取り外
しても特別な信号の中継手段が不要となるようにするこ
とを目的とする。
／Ｏ間を共通信号で接続し、かつ途中のＩ／Ｏを取り外
しても特別な信号の中継手段が不要となるようにするこ
とを目的とする。
この目的を達或するために、本発明による割込制御方法
は、複数のＩ／Ｏから出力される共通の割込要求信号と
、ＣＰＵの割込サイクルを示す割込アクノリッジ信号と
、割込アクノリッジ信号に同期し、かつ複数のＩ／Ｏの
アドレスに割り当てられたタイムスロットを有するタイ
ミング信号と、ＣＰＵの割込サイクルが使用されている
ことを示すビジー信号を用いることにより、複数のＩ／
Ｏのアドレスに割り当てられたタイミング信号のタイム
スロットにおいて、ビジー信号の判断を行うことで割込
サイクルを獲得するように構成されている。
は、複数のＩ／Ｏから出力される共通の割込要求信号と
、ＣＰＵの割込サイクルを示す割込アクノリッジ信号と
、割込アクノリッジ信号に同期し、かつ複数のＩ／Ｏの
アドレスに割り当てられたタイムスロットを有するタイ
ミング信号と、ＣＰＵの割込サイクルが使用されている
ことを示すビジー信号を用いることにより、複数のＩ／
Ｏのアドレスに割り当てられたタイミング信号のタイム
スロットにおいて、ビジー信号の判断を行うことで割込
サイクルを獲得するように構成されている。
［実施例コ
以下、，本発明を図面に基づいて説明する。
第１図は、本発明による割込制御方法の一実施例を示す
ブロック回路図であり、第２図は、第１図に示す回路の
動作を説明するタイミングチャートである。なお、実施
例の説明としては、Ｉ／Ｏ−２が割込要求を゛出した場
合を例示する。
ブロック回路図であり、第２図は、第１図に示す回路の
動作を説明するタイミングチャートである。なお、実施
例の説明としては、Ｉ／Ｏ−２が割込要求を゛出した場
合を例示する。
Ｉ／Ｏ−２が割込要求することにより、割込要求信号１
１がアクティブとなり、ＣＰＵへ伝送される。ＣＰＵは
、割込要求を受け付けると、割込アクノリッジ信号１２
をアクティブとすると共に、割込アクノリッジ信号ｌ２
に同期してタイミング信号１３を出力する。
１がアクティブとなり、ＣＰＵへ伝送される。ＣＰＵは
、割込要求を受け付けると、割込アクノリッジ信号１２
をアクティブとすると共に、割込アクノリッジ信号ｌ２
に同期してタイミング信号１３を出力する。
Ｉ／Ｏ−１は、自己のアドレスに対応したタイミング信
号１３のタイムスロットｔ１で割込要求の有無をチェッ
クする。このときＩ／Ｏ−１は、自己が割込要求を出力
していなければ、ビジー信号ｌ４をインアクティブに保
つ。
号１３のタイムスロットｔ１で割込要求の有無をチェッ
クする。このときＩ／Ｏ−１は、自己が割込要求を出力
していなければ、ビジー信号ｌ４をインアクティブに保
つ。
Ｉ／Ｏ−２は、自己のアドレスに対応したタイミング信
号１３のタイムスロットｔ２で割込要求を有無をチェッ
クする。このとき、ビジー信号１４がインアクティブで
あることを確認し、自己が割込サイクルを獲得できるこ
とを検出してから、ビジー信号１４をアクティブとする
。その後、割込アクノリッジ信号１２がアクティブの間
、ビジー信号１４をアクティブに保持する。
号１３のタイムスロットｔ２で割込要求を有無をチェッ
クする。このとき、ビジー信号１４がインアクティブで
あることを確認し、自己が割込サイクルを獲得できるこ
とを検出してから、ビジー信号１４をアクティブとする
。その後、割込アクノリッジ信号１２がアクティブの間
、ビジー信号１４をアクティブに保持する。
Ｉ／Ｏ−Ｍは、自己のアドレスに対応したタイミング信
号１３のタイムスロットｔｎでで割込要求を有無をチェ
ックするが、このとき既にビジー信号１４がアクティブ
となっているので、自己が割込要求を出力していても、
割込サイクルを獲得できないことを検出する。
号１３のタイムスロットｔｎでで割込要求を有無をチェ
ックするが、このとき既にビジー信号１４がアクティブ
となっているので、自己が割込要求を出力していても、
割込サイクルを獲得できないことを検出する。
このようにして、各Ｉ／Ｏ間を共通信号で接続するよう
にし、各Ｉ／Ｏのアドレスに対応するタイムスロットで
割込サイクルを獲得するようにしたことで、途中のＩ／
Ｏを取り外しても特別な信号の中継手段を用いることは
不要となるようにしている。
にし、各Ｉ／Ｏのアドレスに対応するタイムスロットで
割込サイクルを獲得するようにしたことで、途中のＩ／
Ｏを取り外しても特別な信号の中継手段を用いることは
不要となるようにしている。
［発明の効果コ
以上で説明したように、本発明は、複数の工／０から出
力される共通の割込要求信号と、ＣＰＵの割込サイクル
を示す割込アクノリツジ信号と、割込アクノリッジ信号
に同期し、かつ複数のＩ／Ｏのアドレスに割り当てられ
たタイムスロットを有するタイミング信号と、ＣＰＵの
割込サイクルが使用されていることを示すビジー信号を
用いることにより、複数のＩ／Ｏのアドレスに割り当て
られたタイミング信号のタイムスロットにおいて、ビジ
ー信号の判断を行うことで割込サイクルを獲得するよう
に構或したことにより、各Ｉ／Ｏ間を共通信号で接続す
ることが可能となり、途中のＩ／Ｏを取り外しても特別
な信号の中継手段が不要となる効果がある。
力される共通の割込要求信号と、ＣＰＵの割込サイクル
を示す割込アクノリツジ信号と、割込アクノリッジ信号
に同期し、かつ複数のＩ／Ｏのアドレスに割り当てられ
たタイムスロットを有するタイミング信号と、ＣＰＵの
割込サイクルが使用されていることを示すビジー信号を
用いることにより、複数のＩ／Ｏのアドレスに割り当て
られたタイミング信号のタイムスロットにおいて、ビジ
ー信号の判断を行うことで割込サイクルを獲得するよう
に構或したことにより、各Ｉ／Ｏ間を共通信号で接続す
ることが可能となり、途中のＩ／Ｏを取り外しても特別
な信号の中継手段が不要となる効果がある。
第１図は、本発明による割込制御方法の一実施例を示す
ブロック回路図、 第２図は、第工図に示す回路の動作を説明するタイミン
グチャート、 第３図は、従来の割込制御方法の一例を示すブロック回
路図、 第４図は、従来の割込制御方法の他の例を示すブロック
回路図である。 １１ １２ 工３ １ ４ 割込要求信号 割込アクノリッジ信号 タイミング信号 ビジー信号
ブロック回路図、 第２図は、第工図に示す回路の動作を説明するタイミン
グチャート、 第３図は、従来の割込制御方法の一例を示すブロック回
路図、 第４図は、従来の割込制御方法の他の例を示すブロック
回路図である。 １１ １２ 工３ １ ４ 割込要求信号 割込アクノリッジ信号 タイミング信号 ビジー信号
Claims (1)
- 【特許請求の範囲】 複数のＩ／Ｏから出力される共通の割込要求信号と、 ＣＰＵの割込サイクルを示す割込アクノリッジ信号と、 前記割込アクノリッジ信号に同期し、かつ前記複数のＩ
／Ｏのアドレスに割り当てられたタイムスロットを有す
るタイミング信号と、 ＣＰＵの割込サイクルが使用されていることを示すビジ
ー信号を用いることにより、 前記複数のＩ／Ｏのアドレスに割り当てられた前記タイ
ミング信号のタイムスロットにおいて、前記ビジー信号
の判断を行うことで割込サイクルを獲得することを特徴
とする割込制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163900A JP2536622B2 (ja) | 1989-06-28 | 1989-06-28 | 割込制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163900A JP2536622B2 (ja) | 1989-06-28 | 1989-06-28 | 割込制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330044A true JPH0330044A (ja) | 1991-02-08 |
| JP2536622B2 JP2536622B2 (ja) | 1996-09-18 |
Family
ID=15782956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163900A Expired - Fee Related JP2536622B2 (ja) | 1989-06-28 | 1989-06-28 | 割込制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536622B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191247A (ja) * | 2005-01-05 | 2006-07-20 | Nec Corp | 両偏波受信装置 |
| JP2007089043A (ja) * | 2005-09-26 | 2007-04-05 | Sharp Corp | 制御方法、制御システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50156335A (ja) * | 1974-06-05 | 1975-12-17 |
-
1989
- 1989-06-28 JP JP1163900A patent/JP2536622B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50156335A (ja) * | 1974-06-05 | 1975-12-17 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191247A (ja) * | 2005-01-05 | 2006-07-20 | Nec Corp | 両偏波受信装置 |
| US7742549B2 (en) | 2005-01-05 | 2010-06-22 | Nec Corporation | Dual-polarization receiver |
| JP2007089043A (ja) * | 2005-09-26 | 2007-04-05 | Sharp Corp | 制御方法、制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536622B2 (ja) | 1996-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |