JPH01211979A

JPH01211979A - 不揮発性半導体メモリ

Info

Publication number: JPH01211979A
Application number: JP63036764A
Authority: JP
Inventors: Masataka Takebuchi; 竹渕　政孝
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-02-19
Filing date: 1988-02-19
Publication date: 1989-08-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は不揮発性半導体メモリに係り、特に電気的に書
き換え可能な記憶セルにおける記憶用トランジスタの浮
遊ダート［極とソース・ドレイン用基板不純物領域との
間のトンネル絶縁膜の構造に関する。

（従来の技術）一般に、電気的に書き換え可能な不揮発性半導体メモリ
は、たとえば電源がオフになっても記憶情報が消失せず
、紫外線消去型メモリ（ＥＰＲＯＭ）で必要とするよう
な紫外線消去操作が不要であり、単一電源（通常５Ｖ）
で動作できるなどの利点を有している。

従来、電気的に書き換え可能なメモＩＪ　Ａ子は、第４
図に示すような構造を有する。即ち、４１はＰｆｉシリ
コン基板、４２〜４４はソース・ドレイン用のＮ型不純
物領域、４５は選択用ＭＯ３）ランジスタのダート電極
、４６および４７は記憶用トランジスタの浮遊ｆ−ト電
極および制御ｙ−ト電極、４８は上記浮遊ゲート電極と
前記Ｎ型不純物領域４３との間に形成されているトンネ
ル絶縁膜、４９はｆ−ト絶縁膜、５０は層間絶縁膜、５
ノは保護絶縁膜、５２は金属配線である。

上記メモリ素子においては、１つのトンネル絶縁膜４８
が浮遊ゲート電極４６に対する電子注入領域と電子引き
抜き領域とを兼ねておシ、制御ダート電極４７と不純物
領域４３とに適当なバイアス電圧を与えることで、′電
子がトンネル絶縁膜４８を介して不純物領域４３と浮遊
ケ°−ト電極４６との間を往き来し、その結果、記憶セ
ルにデータを曹き込むことができる。

しかし、′成子が上記したような振舞いを繰シ返すこと
でトンネル絶縁膜４８は次第に劣化していき、もはヤ従
来の絶縁膜としての機能を満たさなくなるおそれがある
。これは、トンネル絶縁膜４８の劣化度合が電気的に省
き換え可能な不揮発性メモリの信頼性・寿命を支配して
いるとも言える。

従って、劣化に強いトランジスタの構造やトンネル絶縁
膜の出現が待たれている。

（発明が解決しようとする課題）本発明は、上記したように不揮発性メモリ素子の信頼性
、寿命がトンネル絶縁膜により大きく支配されているこ
とに着目してなされたもので、トンネル絶縁膜の劣化が
半減し、信頼性、寿命が飛躍的に向上する電気的葺き換
え可能な不揮発性半導体メモリを提供すること全目的と
する。

［発明の構成コ（課題を解決するための手段）本発明は、電気的書き換え可能な浮遊デート型ト２／ジ
スタを有する不揮発性半導体メモリにおいて、上記浮遊
ゲート型トランジスタの浮遊デート電極とソース用基板
不純物領域との間および上記浮遊ゲート成極とドレイン
用基板不純物領域との間にそれぞれ独立にトンネル絶縁
膜が形成されてお一す、このトンネル絶ｌ＃膜の一方が
電子注入専用、他方が電子引き抜き専用として便用され
ることを特徴とする。

（作用）記憶用トランジスタの浮遊ダート電極に対する電子の注
入をソース側から行い、電子の引き抜き金ドレイン側に
行うことができ、１回当シの書き込み／消去動作による
トンネル絶縁膜の負担が従来に比べて半減する。したが
って、トンネル絶縁膜の劣化が従来に比べて半減し、記
憶セルの信頼性、寿命が大幅に向上する。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図（ａ）は電気的葺き換え可能な不揮発性メモリ集
積回路における記憶セルの平面パターンを示しており、
そのＢ　−Ｂ’線断面構造を第１図伽）に示している。

この記憶セルは、１個の記憶用の浮遊ゲート型トランジ
スタ１ノと１個の選択用のＭＯＳトラ／ヅスタ１２とか
らなり、両者は直列に接続されている。即ち、ＪはＰ型
シリコン基板であシ、その表面部に選択用トランジスタ
のドレインとなるＮ型不純物領域２、選択用トランジス
タのソースおよび記憶用トランジスタのドレインとなる
Ｎ型不純物領域３、記憶用トランジスタのソースとなる
Ｎ型不純物領域４が設けられている。基板上において、
５はデート絶縁膜、６は選択用トランジスタのゲート電
極、７および８は記憶用トランジスタの浮遊ダート電極
および制御ゲート電極であり、９は上記両電極７，８間
の層間絶縁膜である。そして、１０．１０はそれぞれ上
記浮遊デート電極７と前記不純物領域３．４との間に独
立に形成されているトンネル絶縁膜である。

なお、上記不揮発性メモリ集積回路の記憶用トランジス
タ部製造工程を第２図（ａ）乃至（・）に示している。

この場合、記憶用トランジスタのドレイン・ソースとし
て電界集中緩和のために低１１度不純物領域と高濃度不
純物領域とを設けている。即ち、先ず第２図（ａ）に示
すように、Ｐ型シリコン基板１を通常の素子分離法によ
り、素子能力領域２１とフィールド酸化膜領域２２とに
分離形成する。次に、通常のフォトリングラフィ技術と
イオン注入技術とにより、第２図（ｂ）に示すように、
素子能動領域２ノにドレイン、ソース用のＮ型の低濃度
不純物領域Ｊ１１４１を形成する。次に第２図（、）に
示すように、基板上にゲート酸化膜５を形成する。

次に、第２図（ｄ）　Ｋ示すように、通常のフォトリン
グラフィ技術により、トンネル絶縁膜形成用の窓２３を
上記ｆｆ−４酸化膜５に形成し、フォトレジストを除去
後、トンネル絶縁膜２４を成長させる。

次に、トンネル絶縁膜２４上に連続的に第１層多結晶シ
リコン膜、ノー間絶縁膜、第２層多結晶シリコン膜を成
長させ、通常のフォトリソグラフィ技術を用いて前記第
２層多結晶シリコン膜、層間絶縁膜、第１層多結晶シリ
コン膜、ダート酸化膜５を連続的にエツチングし、第２
図（・）に示すように、ダート醸化膜５とトンネル絶縁
膜２４上に第１層多結晶シリコンからなる浮遊デート電
極２、Ｊ−間杷縁膜９、第２層多結晶シリコンからなる
制御ダート電極８の・！ターンを形成する。次に１上記
ツヤターンをイオン注入マスクとしてＮ型不純物イオン
（たとえばＡｍ　　）を高ドーズ量で基板ＩＫ注入し、
ドレイン、ソース用のＮ型の高濃度不純物領域Ｊ、、４
３を形成する。

この後、通常の工程にしたがって、保護絶縁膜を形成し
、所要のコンタクトホールを開孔し、金属配線膜を形成
し、バターニングを行って金属配線を形成する。

第３図は前記したような記憶セルの配列に伴う回路構成
の一例を示しており、列方向には、それぞれ複数個（た
とえば１バイト分の８個）の記憶セル３ノ・・・が直列
に接続されてなる列が複数個設けられており、行方向に
は、複数個の記憶用トランジスタ１ノ・・・の各制ｎゲ
ート′ＩＭＪ極８に共通に接続された制御ゲートｄｃＧ
の行と、複数個の選択用トランジスタ１２・・・の各ｙ
−ト電極６に共通に接続された選択デー）巌ＳＧの行と
、複数個の記憶用トランジスタＩノ・・・の各ソースに
共通に接続されたソース線Ｓの行とがそれぞれ複数設け
られている。この場合、列方向においては、記１．ハセ
ル３ノ・・・の選択用トランジスタノ２のドレイン相互
が隣り合う配列と、記憶セル３ノ・・・の記憶用トラン
ジスタ１１０ソース相互が隣り合う配列とが繰シ返して
おり、上記各ドレインに共通に接続され九ドレイン＃ｉ
ＩＤが設けられている。

次に、上記＠３図の回路の動作を説明する前に、記憶セ
ル自体の動作を第１図（ｂ）を参照して説明する。記憶
セル３１における電子の注入は、選択用トランジスタ１
２をオフにした状態で記憶用トランジスタ１１の制御ゲ
ート電極８に書き込み電圧（高電圧Ｖ９．）を印加し、
そのソース側からトンネル絶縁膜１０を介して浮遊ｆｆ
−上電極７へ行う。

上記とは逆に、電子の引き抜きは、選択用トランジスタ
Ｊ２をオンにし良状態で選択用トランジスタノ２のドレ
イン２に書き込み電圧ｖｐｐを印加し、記憶用トラ７ジ
スタ１ノの浮遊？−）電極７からトンネル絶縁膜１０、
記憶用トランジスタＩＩのドレイン（選択用トランジス
タノ２のソース〕３、選択トランジスタノ２を介して行
う。記憶データの読み出しは、選択用トランジスタ１２
をオンさせ、読み出し対象となる記憶セル３ノの選択用
トランジスタ１２のドレインに適当な電圧を印加して行
う。

いま、第３図中のある記憶セル（たとえば点線で囲んだ
部分）３ノを選択して電子が注入された状態にするには
、この選択セル３ノの記ｔは用トランジスタＪＪＩＣ接
続されている制御ゲート巌ＣＧにｖｐｐ電圧を印加し、
その他の制御ダート線ＣＧ。

選択ｙ−ト縁ＳＧ、ソース＠Ｓ、　　ドレイン線りに接
地電位（ＯＶ）を与えておく。これに対して、上記セル
３ノを選択して電子を引き抜くためには、この選択セル
３ノの選択用トランジスタ１２に接続されている６選択
ゲート線ＳＧにｖｐｐ電圧を印加して上記選択用トラン
ジスタ１２をオンさせ、上記選択セル３ノの記憶用トラ
ンジスタ１１のソースに接続されているソース１ｓｅ７
０−テイ／グ（Ｆ）状態にし、上記選択セル３１の選択
用トランジスタＪ２のドレインに接続されているドレイ
ン線Ｄ　Ｋ　Ｖ、ｐ［圧を印加し、その他のドレイン線
り、ソース＠Ｓ１選択ダート線ＳＧ　、制御ダート線Ｃ
Ｇを接地電位に保っておく。これにょシ、選択セル３）
の記憶用トランジスタ１ノの浮遊ダート電極７に蓄積さ
れていた電子は、上記オン状態の選択用トランジスタ１
２を経由して引き抜かれる。

また、上記セル３１を選択して記憶データを読み出すた
めには、上記選択用トランジスタ１２のゲート電極６に
接続されている選択ゲート線ＳＧに適当な電圧（たとえ
ば通常の電源電圧ｖＤＤである５ｖ）を印カロして上記
選択用トランジスタ１２をオンさせ、この選択用トラン
ジスタＩ２のドレインに接続されているドレイン線りに
適当な電圧（たとえばＩｖ）を印加し、その他のドレイ
ン線Ｄ、７−ス［Ｓ　、選択ゲートｉｌｓＧ、制御ｆ−
ト線ＣＧを接地電位に保っておく。

上記実施例の不揮発性メモリ集積回路によれば、記憶セ
ルの信頼性を大きく支配する記憶用トランジスタのトン
ネル絶縁膜として、基板から浮遊ゲート電極への亀子注
入専用のものと浮遊ｒ−）電極から基板への電子引き抜
き専用のものとが設けられているので、１回当りの曹き
込み／消去動作によるトンネル絶縁膜の負担が従来に比
べて半減する。したがって、トンネル絶縁膜の劣化が従
来に比べて半減する。この結果、特に耐劣化性に関して
は従来に比べて大幅な向上が認められ、高信頼性を保証
することが可能になった。

なお、上記実施例は不揮発性メモリ集積回路を示したが
、不揮発性メモリ素子を内蔵する集積回路一般に本発明
を適用し得ることは言うまでもない。

［発明の効果コ上述したように本発明の不揮発性半導体メモリによれば
、記憶用トランジスタの電子注入用のトンネル絶縁膜と
電子引き抜き用のトンネル絶縁膜とを別々に設けたので
、１回の書き込み／消去動作によるトンネル絶縁膜の負
担が半減し、トンネル絶縁膜の劣化が半減し、信頼性、
寿命が大幅に向上する。

また、上述したような記憶用の浮遊ゲート型トランジス
タに直列に選択用トランジスタが接続されてなる記憶セ
ルの配列を有する不揮発性半導体メモリにおいては、上
記選択用トランジスタによシ記憶用トラ／ノスタに対す
る電子の引き抜きあるいは注入の経路のスイッチ制御が
可能になる。

【図面の簡単な説明】

第１図（ａ）　、　（ｂ）は本発明の一実施例に係る不
揮発性メモリ集積回路における記憶セルの平面ノ９ター
ンおよびそのＢ　−Ｂ’線断面構造を示す図、第２図（
ａ）乃至（ｅ）は第１図（ａ）　、　（ｂ）中の記憶用
トランジスタ部の製造工程を示す断面図、第３図は第１
図（ａ）。（ｂ）の記憶セルの配列に伴う回路構成および各動作モ
ードにおける信号線電位を示す図、第４図は従来の不揮
発性メモリ集積回路における記憶セルを示す断面図であ
る。ノ・・・基板、２．３．４・・・基板不純物領域、５・
・・ダート絶縁膜、６・・・ゲート電極、７・・・浮遊
ダート電極、８・・・制御デート電極、９・・・層間絶
縁膜、１０・・・トンネル絶縁膜、Ｊｌ・・・記憶用ト
ランジスタ、１２・・・選択用トランジスタ、３ノ・・
・記憶セル、Ｄ・・・ドレイン線、Ｓ・・・ソース線、
ＣＧ・・・制御ダート線、ＳＧ・・・選択ゲート線。出願人代理人　　弁理士　鈴　江　武　彦（ａ）（ｂ）（ｃ）第２図（ａ）（ｄ）（ｅ）第２図

Claims

【特許請求の範囲】

（１）電気的書き換え可能な浮遊ゲート型トランジスタ
を有する不揮発性半導体メモリにおいて、上記浮遊ゲー
ト型トランジスタの浮遊ゲート電極とソース用基板不純
物領域との間および上記浮遊ゲート電極とドレイン用基
板不純物領域との間にそれぞれ独立にトンネル絶縁膜が
形成されており、このトンネル絶縁膜の一方が電子注入
専用、他方が電子引き抜き専用として使用されることを
特徴とする不揮発性半導体メモリ。
（２）前記浮遊ゲート型トランジスタに直列に選択用ト
ランジスタが接続されてなる記憶セルの配列を有するこ
とを特徴とする請求項１記載の不揮発性半導体メモリ。