JPH01212115A - 矩形化回路 - Google Patents
矩形化回路Info
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- JPH01212115A JPH01212115A JP3684188A JP3684188A JPH01212115A JP H01212115 A JPH01212115 A JP H01212115A JP 3684188 A JP3684188 A JP 3684188A JP 3684188 A JP3684188 A JP 3684188A JP H01212115 A JPH01212115 A JP H01212115A
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- Japan
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- input
- gate
- circuit
- cmos
- nand
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、（：ＭＯ５集積回路において、微弱な正弦波
信号を増幅、矩形化し、論理振幅に変換して論理回路に
供給する矩形化回路に関する。
信号を増幅、矩形化し、論理振幅に変換して論理回路に
供給する矩形化回路に関する。
（従来の技術〕
第３図は、この種の矩形化回路の従来例の回路図である
。
。
本従来例は、Ｍ（Ｉｓ ）ランジスタ３１．３２からな
るＣＭＯＳインバータ３０と、ＭＯＳ トランジスタ３
４．３５からなるＣＭＯＳインバータ３３とで入力端子
１、カップリングコンデンサ４を介して入力される正弦
波信号を矩形波に変換するものである。入力時には、Ｃ
ＭＯＳインバータ３０の出力が常に導通状態にあるアナ
ログスイッチ２９を介して入力端に帰還され、セルフバ
イアスされるようになっている。
るＣＭＯＳインバータ３０と、ＭＯＳ トランジスタ３
４．３５からなるＣＭＯＳインバータ３３とで入力端子
１、カップリングコンデンサ４を介して入力される正弦
波信号を矩形波に変換するものである。入力時には、Ｃ
ＭＯＳインバータ３０の出力が常に導通状態にあるアナ
ログスイッチ２９を介して入力端に帰還され、セルフバ
イアスされるようになっている。
第４図は矩形化回路の他の従来例の回路図である。
この従来例は、後述する第３図の従来例のもつ欠点を解
消するために改善されたものであり、第３図におけるＣ
ＭＯＳインバータ３０を２人力ＣＭＯＳナンドムゲート
９で置換し、アナログスイッチ２９をアナログスイッチ
１８に置換し、２人力ＣＭＯＳナントゲート９を構成す
るＭＯＳトランジスタ６．８のゲートおよびアナログス
イッチ１８を構成するＭＯＳトランジスタ１５．１６の
ゲートに制御信号を入力するための制御端子２を新たに
設けたものである。
消するために改善されたものであり、第３図におけるＣ
ＭＯＳインバータ３０を２人力ＣＭＯＳナンドムゲート
９で置換し、アナログスイッチ２９をアナログスイッチ
１８に置換し、２人力ＣＭＯＳナントゲート９を構成す
るＭＯＳトランジスタ６．８のゲートおよびアナログス
イッチ１８を構成するＭＯＳトランジスタ１５．１６の
ゲートに制御信号を入力するための制御端子２を新たに
設けたものである。
本従来例は、制御端子２に入力される制御信号がハイレ
ベルのとき、アナログスイッチ１８は導通状態となり、
２人力ＣＭＯＳナントゲート９はＣＭＯＳインバータと
して動作する。制御信号がローレベルのときは、アナロ
グスイッチ１８は非導通となり、２人力ＣＭＯＳナント
ゲート９のＭＯＳ トランジスタ８がオフ、ＭＯＳ ト
ランジスタ６がオンし、このゲート９の出力はハイレベ
ルに固定される。これにともなって、ＣＭＯＳインバー
タ３３の出力はローレベルに固定される。
ベルのとき、アナログスイッチ１８は導通状態となり、
２人力ＣＭＯＳナントゲート９はＣＭＯＳインバータと
して動作する。制御信号がローレベルのときは、アナロ
グスイッチ１８は非導通となり、２人力ＣＭＯＳナント
ゲート９のＭＯＳ トランジスタ８がオフ、ＭＯＳ ト
ランジスタ６がオンし、このゲート９の出力はハイレベ
ルに固定される。これにともなって、ＣＭＯＳインバー
タ３３の出力はローレベルに固定される。
上述した第３図の従来例は、無入力時にＣＭＯＳインバ
ータ３０．３３において電源Ｖ。０からグランドへ貫通
電流が流れるという欠点がある。また、第４図の従来例
は、制御端子２に入力する制御信号のレベルを切換える
ことによって、無入力時に貫通電流が流れることは防止
できるが、新たに以下のような欠点が生じる。すなわち
、２人力ｃＭｏｓナントゲート９とＣＭＯＳインバータ
３３とは回路構成が異なるため、両ゲートのスレッショ
ルド電圧を同一にするように設計することは極めて困難
である。また、仮に、設計ができたとしても温度特性や
製造プロセスのばらつきの程度が異なるために、量産上
完全同一とすることけできない。また、ゲートアレイ等
のマスタスライス方式のＩＣでは、使用されるトランジ
スタのサイズが限定されているので、トランジスタサイ
ズを適宜変えることによってスレッショルド電圧を調整
することもできない。仮に、第５図に示されるように、
２人力ナンドゲート９のスレッショルド電圧がＶｔｈｌ
となり、ＣＭＯＳインバータ３３のスレッショルド電圧
がＶ ｔｈ２となっと不一致が生じると、入力正弦波信
号Ｓ１を２人力ナンドゲート９で増幅し、この増幅され
た信号Ｓ２をＣＭＯＳインバータ３３で矩形化した場合
、得られる矩形波信号Ｖ。ＵＴのデユーティは５０％か
ら大きくずれる。また、入力正弦波信号Ｓ、の振幅が非
常に小さく、増幅後の信号Ｓ２のハイレベルがＣＭＯＳ
インバータ３３のスレッショルド電圧Ｖ ｔｈ２を越え
ない場合は、出力信号■ｏＵＴはローレベルに固定され
、矩形化がまったく行なわれない。
ータ３０．３３において電源Ｖ。０からグランドへ貫通
電流が流れるという欠点がある。また、第４図の従来例
は、制御端子２に入力する制御信号のレベルを切換える
ことによって、無入力時に貫通電流が流れることは防止
できるが、新たに以下のような欠点が生じる。すなわち
、２人力ｃＭｏｓナントゲート９とＣＭＯＳインバータ
３３とは回路構成が異なるため、両ゲートのスレッショ
ルド電圧を同一にするように設計することは極めて困難
である。また、仮に、設計ができたとしても温度特性や
製造プロセスのばらつきの程度が異なるために、量産上
完全同一とすることけできない。また、ゲートアレイ等
のマスタスライス方式のＩＣでは、使用されるトランジ
スタのサイズが限定されているので、トランジスタサイ
ズを適宜変えることによってスレッショルド電圧を調整
することもできない。仮に、第５図に示されるように、
２人力ナンドゲート９のスレッショルド電圧がＶｔｈｌ
となり、ＣＭＯＳインバータ３３のスレッショルド電圧
がＶ ｔｈ２となっと不一致が生じると、入力正弦波信
号Ｓ１を２人力ナンドゲート９で増幅し、この増幅され
た信号Ｓ２をＣＭＯＳインバータ３３で矩形化した場合
、得られる矩形波信号Ｖ。ＵＴのデユーティは５０％か
ら大きくずれる。また、入力正弦波信号Ｓ、の振幅が非
常に小さく、増幅後の信号Ｓ２のハイレベルがＣＭＯＳ
インバータ３３のスレッショルド電圧Ｖ ｔｈ２を越え
ない場合は、出力信号■ｏＵＴはローレベルに固定され
、矩形化がまったく行なわれない。
（問題点を解決するための手段）
本発明の矩形化回路は、
正弦波信号を波形整形し、矩形化して出力する矩形化回
路であって、 前記正弦波信号が入力される第１の入力端子と、共通制
御信号が入力される第２の入力端子とを有する第１のＣ
ＭＯＳナンドまたはノアゲートと、第１のＣＭＯＳナン
ドまたはノアゲートの第１の入力端子と出゛力端子との
間に接続されたアナログスイッチ回路と、 第１および第２の入力端子を有し、第１の入力端子に第
１のＣＭＯＳナンドまたはノアゲートの出力端子が接続
され、第２の入力端子には前記共通制御信号が入力され
る第２のＣＭＯＳナンドまたはノアゲートと、 第１および第２のＣＭＯＳナンドまたはノアゲートそれ
ぞれの第２の入力端子ならびに前記アナログスイッチ回
路の制御端子に接続され、これらに前記共通制御信号を
供給するための制御端子とを有し、 制御端子から入力される前記共通制御信号により、正弦
波信号が人力されているときには、アナログスイッチは
導通状態となり、第１および第２のＣＭＯＳナンドまた
はノアゲートはＣＭＯＳインバータとして動作し、無入
力状態では、アナログスイッチは非導通となり、第１お
よび第２のＣＭＯＳナンドまたはノアゲートの出力はハ
イ／ローいずれかのレベルに固定される。
路であって、 前記正弦波信号が入力される第１の入力端子と、共通制
御信号が入力される第２の入力端子とを有する第１のＣ
ＭＯＳナンドまたはノアゲートと、第１のＣＭＯＳナン
ドまたはノアゲートの第１の入力端子と出゛力端子との
間に接続されたアナログスイッチ回路と、 第１および第２の入力端子を有し、第１の入力端子に第
１のＣＭＯＳナンドまたはノアゲートの出力端子が接続
され、第２の入力端子には前記共通制御信号が入力され
る第２のＣＭＯＳナンドまたはノアゲートと、 第１および第２のＣＭＯＳナンドまたはノアゲートそれ
ぞれの第２の入力端子ならびに前記アナログスイッチ回
路の制御端子に接続され、これらに前記共通制御信号を
供給するための制御端子とを有し、 制御端子から入力される前記共通制御信号により、正弦
波信号が人力されているときには、アナログスイッチは
導通状態となり、第１および第２のＣＭＯＳナンドまた
はノアゲートはＣＭＯＳインバータとして動作し、無入
力状態では、アナログスイッチは非導通となり、第１お
よび第２のＣＭＯＳナンドまたはノアゲートの出力はハ
イ／ローいずれかのレベルに固定される。
正弦波信号を増幅するためのゲートと、増幅された信号
を矩形化するためのゲートとを、同一構成の２人力ナン
ドまたはノア回路で構成することにより、両ゲートのス
レッショルド電圧を一致させることが容易となる。また
、トランジスタサイズも完全同一とすることによりスレ
ッショルド電圧のばらつきはさらに減少し、微弱な正弦
波であっても、デユーティが５０％に近い安定した矩形
□ 波に波形整形することが可能となる。
を矩形化するためのゲートとを、同一構成の２人力ナン
ドまたはノア回路で構成することにより、両ゲートのス
レッショルド電圧を一致させることが容易となる。また
、トランジスタサイズも完全同一とすることによりスレ
ッショルド電圧のばらつきはさらに減少し、微弱な正弦
波であっても、デユーティが５０％に近い安定した矩形
□ 波に波形整形することが可能となる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の矩形化回路の一実施例の回路図である
。
。
本実施例の矩形化回路は、第４図の従来例のＣＭＯＳイ
ンバータ３３を、人力正弦波信号Ｓ、を増幅する２人力
ＣＭＯＳナントゲート９と同一構成および同一トランジ
スタサイズの２人力ＣＭＯＳナントゲート１４で置換し
、制御端子２を、この２人力ナンドゲート９を構成する
ＭＯＳ ）ランジスタ１１．１３のゲートに接続したも
のである。また、両ゲート９、１４のスレッショルド電
圧は、設計上、製造プロセス上のばらつきを排して、は
ぼ同一とすることができ、デユーティ５０％の矩形化を
行うことができる。制御端子２を２人力ナンドゲート１
４にも接続したのは、前段の２人力ナンドゲート９と接
続条件を同じにして、スレッショルド電圧の一致精度を
より高めるためである。なお、本実施例の回路動作は、
上述の従来例と同様であり、正弦波Ｓ、が入力されてい
るときは制御端子２に入力される制御信号はハイレベル
であり、無入力状態ではローレベルとなる。
ンバータ３３を、人力正弦波信号Ｓ、を増幅する２人力
ＣＭＯＳナントゲート９と同一構成および同一トランジ
スタサイズの２人力ＣＭＯＳナントゲート１４で置換し
、制御端子２を、この２人力ナンドゲート９を構成する
ＭＯＳ ）ランジスタ１１．１３のゲートに接続したも
のである。また、両ゲート９、１４のスレッショルド電
圧は、設計上、製造プロセス上のばらつきを排して、は
ぼ同一とすることができ、デユーティ５０％の矩形化を
行うことができる。制御端子２を２人力ナンドゲート１
４にも接続したのは、前段の２人力ナンドゲート９と接
続条件を同じにして、スレッショルド電圧の一致精度を
より高めるためである。なお、本実施例の回路動作は、
上述の従来例と同様であり、正弦波Ｓ、が入力されてい
るときは制御端子２に入力される制御信号はハイレベル
であり、無入力状態ではローレベルとなる。
第２図は本発明の矩形化回路の他の実施例の回路図であ
る。
る。
本実施例は、上述の実施例の２人力ナンドゲート９．１
４を、２人カッアゲート１！ｌ、 ２４でそれぞれ置換
し、アナログスイッチ１８のコントロール論理を反転さ
せたものである。本実施例では制御信号がローレベルの
ときに動作状態となって矩形化が行なわれ、ハイレベル
のときに休止状態となる以外は、上述の実施例と同様の
動作を行い、同様の効果が得られる。
４を、２人カッアゲート１！ｌ、 ２４でそれぞれ置換
し、アナログスイッチ１８のコントロール論理を反転さ
せたものである。本実施例では制御信号がローレベルの
ときに動作状態となって矩形化が行なわれ、ハイレベル
のときに休止状態となる以外は、上述の実施例と同様の
動作を行い、同様の効果が得られる。
以上説明したように本発明は、入力正弦波信号を増幅す
るゲートと増幅された信号を矩形化するゲートを、同一
サイズのトランジスタを用いた同一回路構成（２人力ナ
ンドまたはノア回路）とすることにより、無入力時の貫
通電流の防止効果を維持しつつ、ゲートのスレッショル
ド電圧のばらつきを最小限にすることができ、微弱な正
弦波信号であってもデユーティがほぼ５０％の矩形波に
波形整形することができる効果がある。
るゲートと増幅された信号を矩形化するゲートを、同一
サイズのトランジスタを用いた同一回路構成（２人力ナ
ンドまたはノア回路）とすることにより、無入力時の貫
通電流の防止効果を維持しつつ、ゲートのスレッショル
ド電圧のばらつきを最小限にすることができ、微弱な正
弦波信号であってもデユーティがほぼ５０％の矩形波に
波形整形することができる効果がある。
第１図は本発明の矩形化回路の一実施例の回路図、第２
図は本発明の矩形化回路の他の実施例の回路図、第３図
および第４図は従来例の回路図、第５図は第４図の従来
例の欠点を説明するための波形図である。 １・・・入力端子、 ２・・・制御端子、３・・・
出力端子、 ４・・・カップリングコンデンサ、 −ＮＭＯ５トランジスタ、 ９．１４−２人力ナンドゲート、 １７−・・インバータ、 １８−・・アナログスイッチ、 １９、２４−・・ノアゲート、 Ｓ、・・・人力正弦波信号、 Ｓ２・・・増幅された信号、 ＶｏＵＴ・・・矩形波出力信号。 ・第 ５＝
図は本発明の矩形化回路の他の実施例の回路図、第３図
および第４図は従来例の回路図、第５図は第４図の従来
例の欠点を説明するための波形図である。 １・・・入力端子、 ２・・・制御端子、３・・・
出力端子、 ４・・・カップリングコンデンサ、 −ＮＭＯ５トランジスタ、 ９．１４−２人力ナンドゲート、 １７−・・インバータ、 １８−・・アナログスイッチ、 １９、２４−・・ノアゲート、 Ｓ、・・・人力正弦波信号、 Ｓ２・・・増幅された信号、 ＶｏＵＴ・・・矩形波出力信号。 ・第 ５＝
Claims (1)
- 【特許請求の範囲】 １）正弦波信号を波形整形し、矩形化して出力する矩形
化回路であって、 前記正弦波信号が入力される第１の入力端子と、共通制
御信号が入力される第２の入力端子とを有する第１のＣ
ＭＯＳナンドまたはノアゲートと、第１のＣＭＯＳナン
ドまたはノアゲートの第１の入力端子と出力端子との間
に接続されたアナログスイッチ回路と、 第１および第２の入力端子を有し、第１の入力端子に第
１のＣＭＯＳナンドまたはノアゲートの出力端子が接続
され、第２の入力端子には前記共通制御信号が入力され
る第２のＣＭＯＳナンドまたはノアゲートと、 第１および第２のＣＭＯＳナンドまたはノアゲートそれ
ぞれの第２の入力端子ならびに前記アナログスイッチ回
路の制御端子に接続され、これらに前記共通制御信号を
供給するための制御端子とを有し、 制御端子から入力される前記共通制御信号により、正弦
波信号が入力されているときには、アナログスイッチは
導通状態となり、第１および第２のＣＭＯＳナンドまた
はノアゲートはＣＭＯＳインバータとして動作し、無入
力状態では、アナログスイッチは非導通となり、第１お
よび第２のＣＭＯＳナンドまたはノアゲートの出力はハ
イ／ローいずれかのレベルに固定される矩形化回路。 ２）第１および第２のＣＭＯＳナンドまたはノアゲート
は同一の回路構成を有し、回路を構成するトランジスタ
の素子サイズは同一である特許請求の範囲第１項記載の
矩形化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036841A JP2696881B2 (ja) | 1988-02-19 | 1988-02-19 | 矩形化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036841A JP2696881B2 (ja) | 1988-02-19 | 1988-02-19 | 矩形化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212115A true JPH01212115A (ja) | 1989-08-25 |
| JP2696881B2 JP2696881B2 (ja) | 1998-01-14 |
Family
ID=12480982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036841A Expired - Fee Related JP2696881B2 (ja) | 1988-02-19 | 1988-02-19 | 矩形化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696881B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225106A (ja) * | 1988-07-14 | 1990-01-26 | Toshiba Corp | 波形整形回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159925U (ja) * | 1978-04-27 | 1979-11-08 | ||
| JPS5628042A (en) * | 1979-08-15 | 1981-03-19 | Aisin Seiki Co Ltd | Master cylinder reservoir and attaching method for the same |
| JPS5776905A (en) * | 1980-10-30 | 1982-05-14 | Oki Electric Ind Co Ltd | C-mos amplifying circuit |
| JPS58169027A (ja) * | 1982-03-31 | 1983-10-05 | Tokyo Optical Co Ltd | 変位測定装置 |
-
1988
- 1988-02-19 JP JP63036841A patent/JP2696881B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159925U (ja) * | 1978-04-27 | 1979-11-08 | ||
| JPS5628042A (en) * | 1979-08-15 | 1981-03-19 | Aisin Seiki Co Ltd | Master cylinder reservoir and attaching method for the same |
| JPS5776905A (en) * | 1980-10-30 | 1982-05-14 | Oki Electric Ind Co Ltd | C-mos amplifying circuit |
| JPS58169027A (ja) * | 1982-03-31 | 1983-10-05 | Tokyo Optical Co Ltd | 変位測定装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225106A (ja) * | 1988-07-14 | 1990-01-26 | Toshiba Corp | 波形整形回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2696881B2 (ja) | 1998-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |