JPH01214037A - Ｅｐｒｏｍ集積回路テスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はウェーハ段階でＥＰＲＯＭ集積回路素子の良否
を検査する（以下Ｐ／Ｗチエツクという）ＥＰＲＯＭ集
積回路テスト方法に関する。

〔従来の技術〕

一般に、ＥＰＲＯＭ集積回路のＰ／Ｗチエツク方法は、
第３図にテストフロー図を示すように、ＥＰＲＯＭ集積
回路に情報を書き込み、これが正しく書き込まれたか否
かを検査する第１回目テスト（書込みテスト）と、この
情報が書き込まれたＥＰＲＯＭ集積回路を例えば高温状
態に保持した後に状態を再度検査する第２回目テスト（
保持テスト）と、情報を紫外線消去した後にＥＰＲＯＭ
集積回路の情報を検査する第３回目のテスト（消去テス
ト）とで構成されている。

〔発明が解決しようとする課題〕

上述した従来のＥＰＲＯＭ集積回路のテスト方法では３
回のテストを行っているが、各々のテストを独立して実
施しているため、第１＠目テストで不良が発見されたペ
レットでも、第２回目テスト及び第３回目テスト時にブ
ロービングを行って再度のテストを行っている。また、
第２回目のテストで不良が発見されたペレットでも、第
３回目のテスト時に再度プロービングを行っている。

このため、本来必要のない不良ペレットに対して複数回
のテストを行うことになり、無駄なテスト時間、ブロー
ビング時間が生じ、ＥＦＲＯＭｊｌ積回路テスト方法の
スループットを低下させるという問題がある。

また、不良のペレットに対してはマーキングを行うが、
第１回目のテストで不良となりマーキングをおこなった
ペレットには、次の第２．第３回目のテストでも不良と
なることから、合計３回マーキングをおこなうことにな
る。このため、マーキング方式がスクラッチ方式又はレ
ーザーマーキング方式の場合には、同一ペレット内の同
一場所に３回マーキングが施されることになり、マーキ
ングの衝撃によりウェーハの割れ、欠け、穴あき等が生
じ、ウェハ全体が不良になるという問題もある。

更に、ＥＰＲＯＭ集積回路は、第３回目テスト時に紫外
線照射で情報を消去するが、集積回路のＥＰＲＯＭ部上
に塵、シリコン屑等が存在するとＥＰＲＯＭ部に消去不
良が生じるおそれがある。

このため、上述したように不良ペレットにスクラッチ等
でマーキングをおこなった場合には、多くの塵、シリコ
ン屑等が発生され、これが良品ペレットの上に付着して
上述した消去不良を起こす可能性があるという問題もあ
る。。

本発明は上述した問題を解消してＰ／Ｗチエツクのスル
ープットを向上し、かつウェハや良品ペレットの不良化
を防止するＥＰＲＯＭ集積回路テスト方法を提供するこ
とを目的としている。

〔課題を解決するための手段〕

本発明のＥＰＲＯＭ集積回路テスト方法は、メモリへの
情報書込、保持及び消去を順次テストする各工程のテス
トでは検査された不良ペレットをメモリに記憶し、それ
よりも後の工程のテストではそれ以前の工程においてメ
モリに記憶されている不良ペレットを除外したペレット
に対してテストを行ない、かつ消去テストでは既にメモ
リに記憶されている不良ペレットと、この消去テストで
検査された不良ペレットとの夫々にマーキングを施して
いる。

〔作用〕

上述した方法では、不良ペレットへの重なるテストを省
略し、かつ不良ペレットへの重なるマーキングを防止し
、かつマーキングが原因とされる消去不良を生じる異物
の発生を防止する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図及び第２図は本発明の一実施例方法を説明するた
めの構成図であり、ここでは第３図に示したテストフロ
ーで検査を行う例を示している。

先ず、第１図に示すように、テストされるウェハ１をブ
ロービング装置２にセットし、プローブカード３を介し
てＬＳＩテスタ４に電気的に接続させる。前記プロビー
ング装置２及びＬＳＩテスタ４にはメモリ５が接続され
、ウェハ１に形成されている所要のペレットを記憶でき
る。

そして、この状態で所要の情報が書き込まれたウェハ１
に対して第１回目の書込みテストを行い、ウェハ１上の
各ペレット、即ちＥＰＲＯＭ集積回路のメモリの書込み
特性をテストする。この第１回目テストに際しては、Ｌ
ＳＩテスタ４より各ペレットの良否結果がメモリ５に送
り込まれ、同時にブロービング装置２よりウェハ上のペ
レットの物理位置（ＸＹアドレス）がメモリ５に送り込
まれ、これにより不良ペレットが記憶される。

この第１回目テストの終了後、ウェーハの高温保管をお
こない、ＥＰＲＯＭ部情報の保−持の時間的加速をする
。そして、第１回目テストと同じ第１図の装置により、
第２回目の情報保持テストを行う。このテストに際して
は、ブロービング装置２はメモリ５に記憶されである第
１回目テスト時の不良ペレットの物理的位置を参照して
ブロービングを行い、不良ペレットに対してはブロービ
ングを行わず、テストをしない。

ここで、この第２回目テストで不良とされたペレットは
、ＬＳＩテスタ４よりそのペレットの検査結果がメモリ
５に送り込まれ、又ブロービング装置２よりウェハ上の
ペレットの物理的位置（ＸＹアドレス）がメモリ５に送
り込まれ、新たな不良ペレットが記憶される。

しかる後、ウェハに紫外線を照射してＥＰＲＯＭ部の情
報の消去を行い、その上で第２図に示すように、第３回
目の消去テストを行う。なお、この第２図の装置では、
第１図の装置にマーキング装置６及びマーキング制御回
路７を付加した構成となっている。

この第３回目テストでは、メモリ５に記憶されている第
１及び第２の各テストの結果から不良とされたペレット
に対してはブロービングを行なわない。また、この時同
時にメモリ５に記憶されている不良ペレットに対しては
、マーキング制ｊ′ｎ回路７でマーキング装置６を駆動
し、不良ペレットに対して順次マーキングを行う。

更に、この第３回目テストで不良とされたペレットも、
同時にＬＳＩテスタ４からの検査結果によりメモリ５を
介してマーキング制御回路７に出力され、これによりマ
ーキング装置６を駆動してマーキングを行う。

［発明の効果］ 以上説明した様に本発明は、先のテストで不良とされた
ペレットに対しては、後のテストでブロービングやテス
トを行わないので、その分無駄なテストが省略でき、ウ
ェハ１枚あたりのテスト時間の短縮ができＰ／Ｗ工程の
スループットが向上できる。また、不良ペレットに対す
るマーキングは、最後のテスト時に１回行うのみである
ため、マーキング方式がスクラッチ方式、又はレーザー
マーキング方式の場合でもマーキング衝撃によるウェハ
の割れ、欠け、又は穴あきを防ぐ効果がある。更に、消
去テストの前にマーキングを行っていないので、マーキ
ングにより生ずる塵、シリコン屑が発生することもなく
、消去不良が発生することを防ぐ効果がある。

【図面の簡単な説明】

第１図は第１回目テスト、第２回目テストの各方法を示
す模式的な構成図、第２図は第３回目テスト方法を示す
模式的な構成図、第３図はＥＰＲＯＭ集積回路のテスト
方法のテストフロー図である。 】・・・ウェハ、２・・・ブロービング装置、３・・・
プローブカード、４・・・ＬＳＩテスタ、５・・・メモ
リ、６・・・マーキング装置、７・・・マーキング制御
回路。 第１図 ム 第３図

Claims (1)

【特許請求の範囲】
1. １、ＥＰＲＯＭ集積回路のメモリへの情報書込、保持及
   び消去を順次テストするテスト方法において、各工程に
   おけるテストでは検査された不良ペレットをメモリに記
   憶し、それよりも後の工程のテストではそれ以前の工程
   においてメモリに記憶されている不良ペレットを除外し
   たペレットに対してテストを行ない、かつ消去テストで
   は既にメモリに記憶されている不良ペレットと、この消
   去テストで検査された不良ペレットとの夫々にマーキン
   グを施すことを特徴とするＥＰＲＯＭ集積回路テスト方
   法。