JPH0574888A - ウエーハプロービング装置 - Google Patents
ウエーハプロービング装置Info
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- JPH0574888A JPH0574888A JP3235815A JP23581591A JPH0574888A JP H0574888 A JPH0574888 A JP H0574888A JP 3235815 A JP3235815 A JP 3235815A JP 23581591 A JP23581591 A JP 23581591A JP H0574888 A JPH0574888 A JP H0574888A
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- Japan
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- chip
- chips
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- 230000002950 deficient Effects 0.000 claims abstract description 25
- 238000011179 visual inspection Methods 0.000 claims abstract description 14
- 238000012360 testing method Methods 0.000 claims description 18
- 238000007689 inspection Methods 0.000 abstract description 23
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【構成】ウェーハプロービング装置に、記憶装置７及び
フロッピーディスク装置８を付加する事で、チップ外観
検査結果のデータを直接取り込む事を可能とし、外観検
査で不良と判定されたチップを無条件でマーキングし、
外観検査で良品と判定されたチップのみを特性試験の対
象とする。 【効果】ウェーハ内に作られた全チップを特性試験の対
象とせず、チップ外観検査にて良品と判定されたチップ
のみを特性試験の対象とする為、効率が良く生産性が向
上する。
フロッピーディスク装置８を付加する事で、チップ外観
検査結果のデータを直接取り込む事を可能とし、外観検
査で不良と判定されたチップを無条件でマーキングし、
外観検査で良品と判定されたチップのみを特性試験の対
象とする。 【効果】ウェーハ内に作られた全チップを特性試験の対
象とせず、チップ外観検査にて良品と判定されたチップ
のみを特性試験の対象とする為、効率が良く生産性が向
上する。
Description
【０００１】
【産業上の利用分野】本発明はウェーハプロービング装
置に関し、特にチップ外観検査装置にて外観上不良と判
定されたチップ（ウェーハ内に作られた集積回路）は、
Ｐ／Ｗチェックでの試験の対象とせず、外観が良品と判
定されたチップのみをＰ／Ｗチェック（チップの機能及
び特性を試験する工程）の試験の対象とする機能を有す
る半導体ウェーハプロービング装置に関する。
置に関し、特にチップ外観検査装置にて外観上不良と判
定されたチップ（ウェーハ内に作られた集積回路）は、
Ｐ／Ｗチェックでの試験の対象とせず、外観が良品と判
定されたチップのみをＰ／Ｗチェック（チップの機能及
び特性を試験する工程）の試験の対象とする機能を有す
る半導体ウェーハプロービング装置に関する。
【０００２】
【従来の技術】従来のＰ／Ｗチェックの試験では、その
製品の機能不良あるいは特性の規格外れ不良を判定し、
不良マーキングを行っている。しかし、品質に関わる外
観上の不良を検出する機能を持たない為、品質保証の外
観チェックは、Ｐ／Ｗチェックの前後工程で人がチップ
の外観をチェックし、不良チップにマニュアルでマーキ
ングするかあるいはチップ外観検査装置によってチップ
外観検査を行い、その不良チップの情報をマーキング専
用のプロービング装置に渡し、不良マーキングを行な
い、その後Ｐ／Ｗチェックを行う方法をとっている。
製品の機能不良あるいは特性の規格外れ不良を判定し、
不良マーキングを行っている。しかし、品質に関わる外
観上の不良を検出する機能を持たない為、品質保証の外
観チェックは、Ｐ／Ｗチェックの前後工程で人がチップ
の外観をチェックし、不良チップにマニュアルでマーキ
ングするかあるいはチップ外観検査装置によってチップ
外観検査を行い、その不良チップの情報をマーキング専
用のプロービング装置に渡し、不良マーキングを行な
い、その後Ｐ／Ｗチェックを行う方法をとっている。
【０００３】具体例としては、図５〜図７に示すフロー
図と図８〜図１０のブロック図とを参照して説明する。
図と図８〜図１０のブロック図とを参照して説明する。
【０００４】まず図５，図８において、チップ外観検査
装置に半導体ウェーハ４が投入される（処理２０）。こ
こで、制御コントローラ６は、外観検査装置１と外観認
識装置５及び記憶装置７をコントロールし、チップの外
観検査を行い（処理２１〜処理２３）、その結果を記憶
装置７へ記録する（処理２４）。以下、ウェーハ内の全
チップについて外観検査し、チップ毎に記憶装置７へ記
録する。全チップチェック完了（処理２５）後、記憶装
置７からフロッピーディスク８へデータを転送し（処理
２６）、チップ外観検査の作業を終了し、ウェーハアウ
トする（処理２７）。
装置に半導体ウェーハ４が投入される（処理２０）。こ
こで、制御コントローラ６は、外観検査装置１と外観認
識装置５及び記憶装置７をコントロールし、チップの外
観検査を行い（処理２１〜処理２３）、その結果を記憶
装置７へ記録する（処理２４）。以下、ウェーハ内の全
チップについて外観検査し、チップ毎に記憶装置７へ記
録する。全チップチェック完了（処理２５）後、記憶装
置７からフロッピーディスク８へデータを転送し（処理
２６）、チップ外観検査の作業を終了し、ウェーハアウ
トする（処理２７）。
【０００５】次に図６，図９において、不良マーキンク
装置にウェーハを投入する（処理３０）。この時、図８
のフロッピーディスク８のデータを、図９のフロッピー
ディスク８より取り込む。処理３１〜３３を経て、図９
の制御コントローラ６によって、このデータをもとにウ
ェーハ４内の外観上不良となったチップをマーキング装
置１１でマーキングする（処理３４）。
装置にウェーハを投入する（処理３０）。この時、図８
のフロッピーディスク８のデータを、図９のフロッピー
ディスク８より取り込む。処理３１〜３３を経て、図９
の制御コントローラ６によって、このデータをもとにウ
ェーハ４内の外観上不良となったチップをマーキング装
置１１でマーキングする（処理３４）。
【０００６】この後図７，図１０において、Ｐ／Ｗチェ
ック（処理４２）へウェーハ４が投入され（処理４
０）、チップ毎に特性試験し、その良否判定（処理４
３）をもとに不良チップをマーキング装置１１でマーキ
ングする（処理４４）。この際、前工程で外観不良とな
ったチップに対しても特性試験をしており、不良マーキ
ング工程が重複したものになっている。
ック（処理４２）へウェーハ４が投入され（処理４
０）、チップ毎に特性試験し、その良否判定（処理４
３）をもとに不良チップをマーキング装置１１でマーキ
ングする（処理４４）。この際、前工程で外観不良とな
ったチップに対しても特性試験をしており、不良マーキ
ング工程が重複したものになっている。
【０００７】
【発明が解決しようとする課題】前述した従来の方法で
は、既に外観上不良と判定されたチップに対してもＰ／
Ｗチェックにて特性の試験をしており、またチップ外観
検査の結果をもとに不良チップにマーキングする不良マ
ーキング工程と、Ｐ／Ｗチェックでの試験の結果をもと
に行う不良マーキング工程とが重複しており、非効率的
であり、生産性が悪いという問題点があった。
は、既に外観上不良と判定されたチップに対してもＰ／
Ｗチェックにて特性の試験をしており、またチップ外観
検査の結果をもとに不良チップにマーキングする不良マ
ーキング工程と、Ｐ／Ｗチェックでの試験の結果をもと
に行う不良マーキング工程とが重複しており、非効率的
であり、生産性が悪いという問題点があった。
【０００８】本発明の目的は、前記問題点を解決し、重
複工程をなくし、生産性を向上させたウェーハプロービ
ング装置を提供することにある。
複工程をなくし、生産性を向上させたウェーハプロービ
ング装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明のウェーハプロー
ビング装置の構成は、前工程のチップ外観検査によって
不良品と判定された前記チップを特性試験の対象とせ
ず、外観上良品とされた前記チップのみを対象に特性試
験を行うように、記録装置及びフロッピーディスクを備
えたことを特徴とする。
ビング装置の構成は、前工程のチップ外観検査によって
不良品と判定された前記チップを特性試験の対象とせ
ず、外観上良品とされた前記チップのみを対象に特性試
験を行うように、記録装置及びフロッピーディスクを備
えたことを特徴とする。
【００１０】
【実施例】図１は本発明の一実施例のＰ／Ｗチェック前
のチップ外観検査手順を示すフロー図、図２は図１のチ
ップ外観検査装置を示すブロック図である。
のチップ外観検査手順を示すフロー図、図２は図１のチ
ップ外観検査装置を示すブロック図である。
【００１１】図３は本発明の一実施例のウェーハプロー
ビング装置を使用したＰ／Ｗチェックの内容を示すフロ
ー図、図４は本発明の一実施例のウェーハプロービング
装置を示すブロック図である。
ビング装置を使用したＰ／Ｗチェックの内容を示すフロ
ー図、図４は本発明の一実施例のウェーハプロービング
装置を示すブロック図である。
【００１２】まず図１，図２について、本発明を説明す
る為、簡単に説明する。制御用コントローラ６によっ
て、外観検査装置１と外観認識装置５及び記憶装置７を
コントロールし、チャックトップ３上の半導体ウェーハ
内に作られた全チップについて外観検査を行い（処理５
０〜５２）、チップ対応で記憶装置７へ外観の判定結果
を記録する（処理５３，５４）。全チップについて、外
観検査完了後（処理５５）、記憶装置７のデータをフロ
ッピーディスク８へ転送し（処理５６）、そのウェーハ
についてのチップ外観検査作業を終了する（処理５
７）。
る為、簡単に説明する。制御用コントローラ６によっ
て、外観検査装置１と外観認識装置５及び記憶装置７を
コントロールし、チャックトップ３上の半導体ウェーハ
内に作られた全チップについて外観検査を行い（処理５
０〜５２）、チップ対応で記憶装置７へ外観の判定結果
を記録する（処理５３，５４）。全チップについて、外
観検査完了後（処理５５）、記憶装置７のデータをフロ
ッピーディスク８へ転送し（処理５６）、そのウェーハ
についてのチップ外観検査作業を終了する（処理５
７）。
【００１３】次に図３，図４において、図１，図２の外
観装置にて作業されたウェーハを投入する（処理６
０）。ウェーハプロービング装置２にセットされたウェ
ーハ４について、Ｐ／Ｗチェックを行う為、まず前工程
にてチップ対応で得られたチップ外観検査結果を、図４
のフロッピーディスク８から、記憶装置７へ転送する。
観装置にて作業されたウェーハを投入する（処理６
０）。ウェーハプロービング装置２にセットされたウェ
ーハ４について、Ｐ／Ｗチェックを行う為、まず前工程
にてチップ対応で得られたチップ外観検査結果を、図４
のフロッピーディスク８から、記憶装置７へ転送する。
【００１４】この後、チャックトップ３にあるウェーハ
３にあるウェーハ４を移動し、チップの試験を行う。こ
の時、チップ外観検査で得られた判定をもとに動作し
（処理６１，６２）外観上不良となったチップの場合
（処理６３）は、無条件でマーキング装置１１でマーキ
ング（処理６６）され、外観上良品と判定されたチップ
のみを、Ｐ／Ｗチェックの試験の対象（処理６４）とす
る。以下、全チップについて同様の判定及び試験後、不
良チップにマーキングされ、Ｐ／Ｍ作業は終了する（処
理６６〜６８）。
３にあるウェーハ４を移動し、チップの試験を行う。こ
の時、チップ外観検査で得られた判定をもとに動作し
（処理６１，６２）外観上不良となったチップの場合
（処理６３）は、無条件でマーキング装置１１でマーキ
ング（処理６６）され、外観上良品と判定されたチップ
のみを、Ｐ／Ｗチェックの試験の対象（処理６４）とす
る。以下、全チップについて同様の判定及び試験後、不
良チップにマーキングされ、Ｐ／Ｍ作業は終了する（処
理６６〜６８）。
【００１５】本実施例による図４に示すウェーハプロー
ビング装置は、従来の図９と図１０との機能を合わせた
機能を有する為、本実施例のウェーハプロービング装置
を使用する事により、図９の不良マーキング装置が不要
となる。
ビング装置は、従来の図９と図１０との機能を合わせた
機能を有する為、本実施例のウェーハプロービング装置
を使用する事により、図９の不良マーキング装置が不要
となる。
【００１６】以上、本実施例は、ウェーハ内に作られた
集積回路の機能及び特性を試験する工程（Ｐ／Ｗ工程）
に於いて、ウェーハプロービング装置に記録装置及びフ
ロッピーディスク装置を付加する事により、前工程のチ
ップ外観検査装置によって外観上不良品と判定されたチ
ップは特性試験の対象とせず、外観上良品とされたチッ
プのみを対象にＰ／Ｗチェックにて特性試験を行う事を
特徴とする。
集積回路の機能及び特性を試験する工程（Ｐ／Ｗ工程）
に於いて、ウェーハプロービング装置に記録装置及びフ
ロッピーディスク装置を付加する事により、前工程のチ
ップ外観検査装置によって外観上不良品と判定されたチ
ップは特性試験の対象とせず、外観上良品とされたチッ
プのみを対象にＰ／Ｗチェックにて特性試験を行う事を
特徴とする。
【００１７】
【発明の効果】以上説明した様に、本発明は、チップ外
観検査装置によって得られるウェーハ内チップ対応の外
観良否判定結果を、別装置である専用の不良マーキング
装置を介さず、直接Ｐ／Ｗチェック用のウェーハプロー
ビング装置に取り込む様にしたので、効率が良く、生産
性が向上するという効果を有する。
観検査装置によって得られるウェーハ内チップ対応の外
観良否判定結果を、別装置である専用の不良マーキング
装置を介さず、直接Ｐ／Ｗチェック用のウェーハプロー
ビング装置に取り込む様にしたので、効率が良く、生産
性が向上するという効果を有する。
【図１】本発明の一実施例のＰ／Ｗチェック前のチップ
外観検査手順を示すフロー図である。
外観検査手順を示すフロー図である。
【図２】図１のチップ外観検査装置を示すブロック図で
ある。
ある。
【図３】本発明の一実施例のウェーハプロービング装置
を使用したＰ／Ｗチェックの内容を示すフロー図であ
る。
を使用したＰ／Ｗチェックの内容を示すフロー図であ
る。
【図４】図３のウェーハプロービング装置を示すブロッ
ク図である。
ク図である。
【図５】従来のチップ外観検査手順を示すフロー図であ
る。
る。
【図６】従来の不良チップマーキング手順を示すフロー
図である。
図である。
【図７】従来のＰ／Ｗチェック用ウェーハプロービング
手順を示すフロー図である。
手順を示すフロー図である。
【図８】図５の検査装置を示すブロック図である。
【図９】図６の不良チップマーキング装置を示すブロッ
ク図である。
ク図である。
【図１０】図７のウェーハプロービング装置を示すブロ
ック図である。
ック図である。
１ 外観検査装置 ２ ウェーハプロービング装置 ３ チャックトップ ４ ウェーハ ５ 外観認識装置 ６ 制御用コントローラ ７ 記憶装置 ８ プロッピーディスク ９ 機能・特性試験装置 １０ 探針 １１ マーキング装置 ２０〜２７，３０〜３６，４０〜４６，５０〜５７，６
０〜６８ 処理
０〜６８ 処理
Claims (1)
- 【請求項１】 前工程のチップ外観検査によって不良品
と判定された前記チップを特性試験の対象とせず、外観
上良品とされた前記チップのみを対象に特性試験を行う
ように、記録装置及びフロッピーディスクを備えたこと
を特徴とするウェーハプロービング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235815A JPH0574888A (ja) | 1991-09-17 | 1991-09-17 | ウエーハプロービング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235815A JPH0574888A (ja) | 1991-09-17 | 1991-09-17 | ウエーハプロービング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574888A true JPH0574888A (ja) | 1993-03-26 |
Family
ID=16991671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235815A Pending JPH0574888A (ja) | 1991-09-17 | 1991-09-17 | ウエーハプロービング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574888A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142547A (ja) * | 1993-11-22 | 1995-06-02 | Nec Corp | チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム |
| WO2005122238A1 (ja) * | 2004-06-09 | 2005-12-22 | Renesas Technology Corp. | 半導体集積回路装置の製造方法 |
| CN112802771A (zh) * | 2021-01-28 | 2021-05-14 | 上海华力微电子有限公司 | 缺陷检测晶圆图优化方法及其优化系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252446A (ja) * | 1988-08-17 | 1990-02-22 | Nec Kyushu Ltd | 集積回路の試験装置 |
| JPH02208949A (ja) * | 1989-02-09 | 1990-08-20 | Mitsubishi Electric Corp | 半導体製造装置 |
-
1991
- 1991-09-17 JP JP3235815A patent/JPH0574888A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252446A (ja) * | 1988-08-17 | 1990-02-22 | Nec Kyushu Ltd | 集積回路の試験装置 |
| JPH02208949A (ja) * | 1989-02-09 | 1990-08-20 | Mitsubishi Electric Corp | 半導体製造装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142547A (ja) * | 1993-11-22 | 1995-06-02 | Nec Corp | チップ毎に冗長回路を有するｉｃメモリのテスト方法お よびテストシステム |
| WO2005122238A1 (ja) * | 2004-06-09 | 2005-12-22 | Renesas Technology Corp. | 半導体集積回路装置の製造方法 |
| US7544522B2 (en) | 2004-06-09 | 2009-06-09 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| CN112802771A (zh) * | 2021-01-28 | 2021-05-14 | 上海华力微电子有限公司 | 缺陷检测晶圆图优化方法及其优化系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980224 |