JPH0574878A - ウエーハの試験方法 - Google Patents
ウエーハの試験方法Info
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- JPH0574878A JPH0574878A JP3234197A JP23419791A JPH0574878A JP H0574878 A JPH0574878 A JP H0574878A JP 3234197 A JP3234197 A JP 3234197A JP 23419791 A JP23419791 A JP 23419791A JP H0574878 A JPH0574878 A JP H0574878A
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- 238000010998 test method Methods 0.000 title claims description 6
- 238000012360 testing method Methods 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 4
- 230000002950 deficient Effects 0.000 claims description 42
- 238000000034 method Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000013102 re-test Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ウェーハ内に作り込まれた半導体素子で１度、
不良と判定されたチップの再試験を経済的に行なう。 【構成】従来の集積回路テストシステムに対し、制御装
置７と記憶装置１３を加える。制御装置７は、試験装置
用インターフェイス１２とプロービング装置用インター
フェイス９を介して、試験結果とウェーハ内の集積回路
のアドレスを取り込み、記憶する。次に、不良と判定さ
れたチップの再試験は、制御装置７により、前回、不良
と判定されたチップのみを試験する様に、図２のフロー
チャートに従って、ウェーハの再試験を行なう。
不良と判定されたチップの再試験を経済的に行なう。 【構成】従来の集積回路テストシステムに対し、制御装
置７と記憶装置１３を加える。制御装置７は、試験装置
用インターフェイス１２とプロービング装置用インター
フェイス９を介して、試験結果とウェーハ内の集積回路
のアドレスを取り込み、記憶する。次に、不良と判定さ
れたチップの再試験は、制御装置７により、前回、不良
と判定されたチップのみを試験する様に、図２のフロー
チャートに従って、ウェーハの再試験を行なう。
Description
【０００１】
【産業上の利用分野】本発明はウェーハ内に作り込まれ
た半導体素子をウェーハプロービング装置を用いて、チ
ップごとにその機能及び特性を試験するウェーハの試験
方法に関し、特に不良と判定されたチップを再度試験す
る際のウェーハの試験方法に関する。
た半導体素子をウェーハプロービング装置を用いて、チ
ップごとにその機能及び特性を試験するウェーハの試験
方法に関し、特に不良と判定されたチップを再度試験す
る際のウェーハの試験方法に関する。
【０００２】
【従来の技術】不良品を対象として再度試験を行なう方
法は、組立を完了した個々の製品では、良品と不良品を
完全に分離できるため、特に問題なく行える。しかし、
ウェーハ段階の試験では、同一ウェーハ内に良品チップ
と不良チップが混在している為、ウェーハ内の全チップ
の試験が終了しても、良品チップと不良チップは混在し
たままで見分けが付かない。従って、ウェーハ内の良品
チップと不良チップを見分ける為に、不良チップには不
良マークを付ける。
法は、組立を完了した個々の製品では、良品と不良品を
完全に分離できるため、特に問題なく行える。しかし、
ウェーハ段階の試験では、同一ウェーハ内に良品チップ
と不良チップが混在している為、ウェーハ内の全チップ
の試験が終了しても、良品チップと不良チップは混在し
たままで見分けが付かない。従って、ウェーハ内の良品
チップと不良チップを見分ける為に、不良チップには不
良マークを付ける。
【０００３】この不良マークを付ける方法として、レー
ザーなどを用いて、不良チップを破壊し、その破壊跡を
不良マークとする方法と、インクを用いて、印を付ける
方法がある。破壊されたチップは二度とは使えない。
又、インクで印を付けた場合も、インクをきちんと除去
するには、専用の装置を必要とする為、従来、ウェーハ
段階での不良チップの再試験は行われていない。
ザーなどを用いて、不良チップを破壊し、その破壊跡を
不良マークとする方法と、インクを用いて、印を付ける
方法がある。破壊されたチップは二度とは使えない。
又、インクで印を付けた場合も、インクをきちんと除去
するには、専用の装置を必要とする為、従来、ウェーハ
段階での不良チップの再試験は行われていない。
【０００４】しかし、試験装置等に何らかの異常が発生
し、良品を不良と判定した場合、あるいは、製品スペッ
クが非常に厳しいため、規格に対しぎりぎりで不良品と
判定された場合等、第１回目の試験で不良と判定された
チップのみを対象とし再試験が必要となるケースが発生
する。
し、良品を不良と判定した場合、あるいは、製品スペッ
クが非常に厳しいため、規格に対しぎりぎりで不良品と
判定された場合等、第１回目の試験で不良と判定された
チップのみを対象とし再試験が必要となるケースが発生
する。
【０００５】しかしながら、不良マークを付けずに試験
を行ない、再度不良チップの試験を目的にウェーハ内の
チップを試験する場合は、そのウェーハ内の良品チップ
をも対象としてしまうため、全チップを再度試験し直す
方法がとられている。
を行ない、再度不良チップの試験を目的にウェーハ内の
チップを試験する場合は、そのウェーハ内の良品チップ
をも対象としてしまうため、全チップを再度試験し直す
方法がとられている。
【０００６】
【発明が解決しようとする課題】このように従来のウェ
ーハの試験方法では、不良チップの再試験を行なう為に
は、１回目の試験で不良マークを付けずに試験を行なえ
ばよいが、２回目以降の試験では１回目で良品と判定さ
れたチップをも試験の対象としなければならない為、試
験時間も長くなり、非効率的な試験となってスループッ
トが低下するという欠点がある。
ーハの試験方法では、不良チップの再試験を行なう為に
は、１回目の試験で不良マークを付けずに試験を行なえ
ばよいが、２回目以降の試験では１回目で良品と判定さ
れたチップをも試験の対象としなければならない為、試
験時間も長くなり、非効率的な試験となってスループッ
トが低下するという欠点がある。
【０００７】又、何らかの予期せぬ要因により、前回、
良品と判定されたチップが２回目以降の試験で不良と判
定された場合、不良マークが付いてしまい、本来、良品
であるチップが使えなくなってしまう場合もある。
良品と判定されたチップが２回目以降の試験で不良と判
定された場合、不良マークが付いてしまい、本来、良品
であるチップが使えなくなってしまう場合もある。
【０００８】
【課題を解決するための手段】本発明のウェーハの試験
方法は、ウェーハ内に作り込まれた半導体素子の試験結
果をチップごとに記憶装置に記憶させ、不良と判定され
たチップのみを２回目以降の試験の対象とするものであ
る。
方法は、ウェーハ内に作り込まれた半導体素子の試験結
果をチップごとに記憶装置に記憶させ、不良と判定され
たチップのみを２回目以降の試験の対象とするものであ
る。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１及び図２は本発明の一実施例を説明するための
工程図、図３は本実施例を説明するためのテストシステ
ムのブロック図である。試験を行なうウェーハ３はプロ
ービング装置２の内のウェーハステージ４に載せられ
る。そしてこのプロービング装置２には、制御装置７を
介して試験装置１とマーキング装置６及び記憶装置１３
とに接続されている。
る。図１及び図２は本発明の一実施例を説明するための
工程図、図３は本実施例を説明するためのテストシステ
ムのブロック図である。試験を行なうウェーハ３はプロ
ービング装置２の内のウェーハステージ４に載せられ
る。そしてこのプロービング装置２には、制御装置７を
介して試験装置１とマーキング装置６及び記憶装置１３
とに接続されている。
【００１０】まず、１回目の試験は図１に示すように、
従来と同様にウェーハ３の全チップを対象に試験が行な
われる。この時、チップの試験の結果が不良であって
も、マーキング装置６による不良マーキングは行なわな
い。そして試験装置１による試験の結果は、試験装置用
インターフェイス１２を介して、制御装置７へ取り込ま
れ、同時にプロービング装置２からは、そのチップのア
ドレスがＸ−Ｙコーディネータ５により、プロービング
装置用インターフェイス９を介して取り込まれる。その
Ｘ−Ｙアドレスと試験結果をチップ対応で記憶装置用イ
ンターフェイス１１を介して記憶装置１３に書き込み、
プロービング装置２のウェーハステージ４が移動し、次
のチップが試験される。
従来と同様にウェーハ３の全チップを対象に試験が行な
われる。この時、チップの試験の結果が不良であって
も、マーキング装置６による不良マーキングは行なわな
い。そして試験装置１による試験の結果は、試験装置用
インターフェイス１２を介して、制御装置７へ取り込ま
れ、同時にプロービング装置２からは、そのチップのア
ドレスがＸ−Ｙコーディネータ５により、プロービング
装置用インターフェイス９を介して取り込まれる。その
Ｘ−Ｙアドレスと試験結果をチップ対応で記憶装置用イ
ンターフェイス１１を介して記憶装置１３に書き込み、
プロービング装置２のウェーハステージ４が移動し、次
のチップが試験される。
【００１１】次に、不良チップのみの試験方法について
図２及び図３を用いて説明する。
図２及び図３を用いて説明する。
【００１２】初めに、ウェーハ３がウェーハステージ４
にセットされると、試験チップのアドレスがＸ−Ｙコー
ディネータ５により、プロービング装置用インターフェ
イス９を介して制御装置７へ送られる。同時に記憶装置
用インターフェイス１１を介して前の試験結果が記憶装
置１３より読み取られ、良品であれば制御装置７のコン
トローラ８はプロービング装置２へ次のチップへの移動
の信号を返し、試験を行わない。前の試験結果が不良で
あれば、コントローラ８は試験装置用インターフェイス
１２を介して試験装置１にテストスタート信号を送信
し、チップの試験を行なう。その試験の結果が良品であ
れば、プロービング装置２へ次のチップへの移動の信号
を送信する。不良であればマーキング装置用インターフ
ェイス１０を介してマーキング装置６へ不良信号を送信
し、マーキング装置６は不良マーキングを行なった後、
プロービング装置２へ次のチップへの移動の信号を送信
する。
にセットされると、試験チップのアドレスがＸ−Ｙコー
ディネータ５により、プロービング装置用インターフェ
イス９を介して制御装置７へ送られる。同時に記憶装置
用インターフェイス１１を介して前の試験結果が記憶装
置１３より読み取られ、良品であれば制御装置７のコン
トローラ８はプロービング装置２へ次のチップへの移動
の信号を返し、試験を行わない。前の試験結果が不良で
あれば、コントローラ８は試験装置用インターフェイス
１２を介して試験装置１にテストスタート信号を送信
し、チップの試験を行なう。その試験の結果が良品であ
れば、プロービング装置２へ次のチップへの移動の信号
を送信する。不良であればマーキング装置用インターフ
ェイス１０を介してマーキング装置６へ不良信号を送信
し、マーキング装置６は不良マーキングを行なった後、
プロービング装置２へ次のチップへの移動の信号を送信
する。
【００１３】以上、不良品の再試験を１回行なう場合に
ついて説明したが複数回行なう場合も同様であり、最後
の試験の時に図２の工程図に従って試験される。それま
での試験は１回目の試験を図１のフローチャートに従っ
て試験し、２回目から最後の試験の前までは、図４のフ
ローチャートに従って、試験する。
ついて説明したが複数回行なう場合も同様であり、最後
の試験の時に図２の工程図に従って試験される。それま
での試験は１回目の試験を図１のフローチャートに従っ
て試験し、２回目から最後の試験の前までは、図４のフ
ローチャートに従って、試験する。
【００１４】
【発明の効果】以上、説明したように本発明は、ウェー
ハ内で既に良品と判定されたチップを自動的に試験の対
象から外し、不良と判定されているチップのみを試験の
対象とする為、不良チップの再試験が可能となる。又、
再試験では試験の対象となるチップが減り、テスト時間
が短縮され、スループットの向上と試験コストの低減が
可能となる。
ハ内で既に良品と判定されたチップを自動的に試験の対
象から外し、不良と判定されているチップのみを試験の
対象とする為、不良チップの再試験が可能となる。又、
再試験では試験の対象となるチップが減り、テスト時間
が短縮され、スループットの向上と試験コストの低減が
可能となる。
【００１５】さらに、複数のユーザーより別々のスペッ
クの要求があった場合においても、個々のユーザー別の
テストプログラムによる再試験が可能となる為、同一ウ
ェーハ内より複数のユーザー向けの良品チップを取るこ
とができ、コストダウンが可能となる。
クの要求があった場合においても、個々のユーザー別の
テストプログラムによる再試験が可能となる為、同一ウ
ェーハ内より複数のユーザー向けの良品チップを取るこ
とができ、コストダウンが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための工程図。
【図２】本発明の一実施例を説明するための工程図。
【図３】実施例を説明するためのテストシステムのブロ
ック図。
ック図。
【図４】本発明の他の実施例を説明するための工程図。
１ 試験装置 ２ プロービング装置 ３ ウェーハ ４ ウェーハステージ ５ Ｘ−Ｙコーディネータ ６ マーキング装置 ７ 制御装置 ８ コントローラ ９ プロービング装置用インターフェイス １０ マーキング装置用インターフェイス １１ 記憶装置用インターフェイス １２ 試験装置用インターフェイス １３ 記憶装置
Claims (1)
- 【請求項１】 ウェーハ内に作り込まれた半導体素子の
試験結果をチップごとに記憶装置に記憶させ、不良と判
定されたチップのみを２回目以降の試験の対象とするこ
とを特徴とするウェーハの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234197A JPH0574878A (ja) | 1991-09-13 | 1991-09-13 | ウエーハの試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234197A JPH0574878A (ja) | 1991-09-13 | 1991-09-13 | ウエーハの試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574878A true JPH0574878A (ja) | 1993-03-26 |
Family
ID=16967210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234197A Pending JPH0574878A (ja) | 1991-09-13 | 1991-09-13 | ウエーハの試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574878A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998033213A1 (en) * | 1997-01-29 | 1998-07-30 | Hitachi, Ltd. | Method for manufacturing semiconductor device |
| JP2000515662A (ja) * | 1996-08-07 | 2000-11-21 | マイクロン、テクノロジー、インコーポレーテッド | 欠陥を有する集積回路のテスト時間と修復時間とを最適化するためのシステム |
| KR100495433B1 (ko) * | 1996-08-30 | 2005-09-26 | 가부시키가이샤 큐슈일렉트로닉스시스템 | 반도체의 본딩불량 검출장치 |
| US7253650B2 (en) | 2004-05-25 | 2007-08-07 | International Business Machines Corporation | Increase productivity at wafer test using probe retest data analysis |
| JP2008270523A (ja) * | 2007-04-20 | 2008-11-06 | Fujitsu Microelectronics Ltd | 多工程試験方法及び多工程試験装置 |
| JP2013083895A (ja) * | 2011-10-12 | 2013-05-09 | Hitachi Chemical Co Ltd | 光導波路の製造方法 |
| CN114112653A (zh) * | 2020-08-25 | 2022-03-01 | 胜高股份有限公司 | 半导体晶圆破裂的发生率降低方法 |
| JP2023127751A (ja) * | 2022-03-02 | 2023-09-14 | 株式会社ディスコ | ウェーハの加工方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127844A (ja) * | 1983-01-12 | 1984-07-23 | Toshiba Corp | 半導体ウエハの試験方法 |
| JPH01214133A (ja) * | 1988-02-23 | 1989-08-28 | Nec Corp | 半導体ウェハーのマーク方法 |
-
1991
- 1991-09-13 JP JP3234197A patent/JPH0574878A/ja active Pending
Patent Citations (2)
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| JPS59127844A (ja) * | 1983-01-12 | 1984-07-23 | Toshiba Corp | 半導体ウエハの試験方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980303 |