JPH01214045A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01214045A JPH01214045A JP63038850A JP3885088A JPH01214045A JP H01214045 A JPH01214045 A JP H01214045A JP 63038850 A JP63038850 A JP 63038850A JP 3885088 A JP3885088 A JP 3885088A JP H01214045 A JPH01214045 A JP H01214045A
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- JP
- Japan
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- resistance
- basic cell
- transistor element
- constituted
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000000034 method Methods 0.000 abstract description 6
- 229910052982 molybdenum disulfide Inorganic materials 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ・ＣＭＯ３型マスタースライス方弐
の半導体集積回路装置に関する。
の半導体集積回路装置に関する。
〔従来の技術］
近年、大規模集積回路（ＬＳＩ）の製造コストの低減、
製造時間の短縮を図るために、トランジスタ、抵抗等の
素子を予め複数個形成しておき、任意のパターンに形成
した配線層でこれらの素子を接続することにより、種々
の回路構成のＬＳＩを実現するマスタースライス方式が
採用されている。
製造時間の短縮を図るために、トランジスタ、抵抗等の
素子を予め複数個形成しておき、任意のパターンに形成
した配線層でこれらの素子を接続することにより、種々
の回路構成のＬＳＩを実現するマスタースライス方式が
採用されている。
この方式では、素子を形成するための拡散系等のマスク
を作り直すことなく、単に配線層を形成するマスクを交
換するだけで、多品種のＬＳＩを短期間に製造すること
が可能である。
を作り直すことなく、単に配線層を形成するマスクを交
換するだけで、多品種のＬＳＩを短期間に製造すること
が可能である。
第３図は従来のバイポーラ・ＣＭＯ３型マスダマスター
スライス方式ＬＳＩバイポーラトランジスタとＮチャン
ネル及びＰチャンネルの各ＭＯＳトランジスタを夫々素
子とするＬＳＩの一例の基本セルを示すパターン図であ
る。
スライス方式ＬＳＩバイポーラトランジスタとＮチャン
ネル及びＰチャンネルの各ＭＯＳトランジスタを夫々素
子とするＬＳＩの一例の基本セルを示すパターン図であ
る。
この基本セルは、エミッタコンタクトＥ、コレクタコン
タクトＣ，ベースコンタクトＢから成る２個のＮＰＮ型
バイポーラトランジスタＢｉ−Ｔｒｌ、Ｂｉ−Ｔｒ２と
、ソース及びドレインコンタクトＳＤＣを有する３個の
ＰチャンネルＭＯＳトランジスタＰ−ＭＯ３Ｉ、Ｐ−Ｍ
ＯＳ２．Ｐ−ＭＯＳ３と、ソース及びドレインコンタク
トＳＤＣを有する３個のＮチャンネルＭＯＳトランジス
タＮ−ＭＯ３Ｉ、Ｎ−ＭＯ３２，Ｎ−ＭＯ３３と、抵抗
端子Ｔを有する４個の拡散層抵抗Ｒ１゜Ｒ２，Ｒ３，Ｒ
４から成っている。
タクトＣ，ベースコンタクトＢから成る２個のＮＰＮ型
バイポーラトランジスタＢｉ−Ｔｒｌ、Ｂｉ−Ｔｒ２と
、ソース及びドレインコンタクトＳＤＣを有する３個の
ＰチャンネルＭＯＳトランジスタＰ−ＭＯ３Ｉ、Ｐ−Ｍ
ＯＳ２．Ｐ−ＭＯＳ３と、ソース及びドレインコンタク
トＳＤＣを有する３個のＮチャンネルＭＯＳトランジス
タＮ−ＭＯ３Ｉ、Ｎ−ＭＯ３２，Ｎ−ＭＯ３３と、抵抗
端子Ｔを有する４個の拡散層抵抗Ｒ１゜Ｒ２，Ｒ３，Ｒ
４から成っている。
上述した従来のバイポーラ・ＣＭＯ３型マスクスライス
方式の基本セル構造を用いて、第４図に示スバイボーラ
・０ＭＯ３型のインバーター回路を実現させる場合には
、第３図に細線で示した配線パターンＬを形成すればよ
い。ＶＤＤは電源ライン、ＧＮＤは接地ライン、Ｗはこ
れらラインのコンタクトである。
方式の基本セル構造を用いて、第４図に示スバイボーラ
・０ＭＯ３型のインバーター回路を実現させる場合には
、第３図に細線で示した配線パターンＬを形成すればよ
い。ＶＤＤは電源ライン、ＧＮＤは接地ライン、Ｗはこ
れらラインのコンタクトである。
ところで、この種の大規模集積回路は、１チツプで大機
能をもたせるためにゲート数を増加することが要求され
ることが多く、ゲート数増加に比例して基本セル数が増
えることは否定できない。
能をもたせるためにゲート数を増加することが要求され
ることが多く、ゲート数増加に比例して基本セル数が増
えることは否定できない。
このため、上述した従来のバイポーラ・ＣＭＯ３型マス
ダマスタースライス方式セル構造では、バイポーラトラ
ンジスタ、ＭＯ３トランジスタ及び抵抗の３種類の素子
を基本セル内に一定量配備する必要があり、基本セルの
占有面積が大きくなり、大容量化が難しくなる。特にバ
イポーラ・０ＭＯ３型の基本セルは面積が大きくなり、
これによりチップ面積も大きくなり、歩留りが低下する
という問題が生じる。
ダマスタースライス方式セル構造では、バイポーラトラ
ンジスタ、ＭＯ３トランジスタ及び抵抗の３種類の素子
を基本セル内に一定量配備する必要があり、基本セルの
占有面積が大きくなり、大容量化が難しくなる。特にバ
イポーラ・０ＭＯ３型の基本セルは面積が大きくなり、
これによりチップ面積も大きくなり、歩留りが低下する
という問題が生じる。
本発明の目的は、マスタースライス方式におけるこの様
な問題を解決し、高歩留りのマスタースライス方式半導
体集積回路装置を提供することにある。
な問題を解決し、高歩留りのマスタースライス方式半導
体集積回路装置を提供することにある。
本発明の半導体集積回路装置は、ＭＯＳトランジスタ素
子とバイポーラトランジスタ素子とで基本セルを構成し
、トランジスタとして用いないＭＯＳトランジスタ素子
のソース・ドレイン間抵抗を回路の抵抗として利用し得
るように構成している。
子とバイポーラトランジスタ素子とで基本セルを構成し
、トランジスタとして用いないＭＯＳトランジスタ素子
のソース・ドレイン間抵抗を回路の抵抗として利用し得
るように構成している。
上述した構成では、不使用のＭＯ３トランジスタにおけ
るソース・ドレイン抵抗を単体の抵抗の代わりに利用で
き、基本セルとしての単体抵抗素子を不要とする。
るソース・ドレイン抵抗を単体の抵抗の代わりに利用で
き、基本セルとしての単体抵抗素子を不要とする。
次に、本発明を図面を参照して説明する。
第１図は、本発明の一実施例の基本セルを示すパターン
図である。この基本セルは、エミッタコンタクトＥ、コ
レクコンタクトＣ，ベースコンタクトＢから成る２個の
ＮＰＮ型バイポーラトランジスタＢｉ−Ｔｒｉ、Ｂｉ−
Ｔｒ２と、ソース及びドレインのコンタクトＳＤＣを有
する３個のＰチャンネルＭＯ３トランジスタＰ−ＭＯ３
Ｉ、Ｐ−ＭＯ３２，Ｐ−ＭＯＳ３と、ソース及びドレイ
ンのコンタクトＳＤＣを有する３個のＮチャンネルＭＯ
Ｓトラフジ、ｌ’Ｎ−ＭＯ３Ｉ、Ｎ−ＭＯＳ２、Ｎ−Ｍ
ＯＳ３から成り、従来のように単体の抵抗素子は設けて
いない。
図である。この基本セルは、エミッタコンタクトＥ、コ
レクコンタクトＣ，ベースコンタクトＢから成る２個の
ＮＰＮ型バイポーラトランジスタＢｉ−Ｔｒｉ、Ｂｉ−
Ｔｒ２と、ソース及びドレインのコンタクトＳＤＣを有
する３個のＰチャンネルＭＯ３トランジスタＰ−ＭＯ３
Ｉ、Ｐ−ＭＯ３２，Ｐ−ＭＯＳ３と、ソース及びドレイ
ンのコンタクトＳＤＣを有する３個のＮチャンネルＭＯ
Ｓトラフジ、ｌ’Ｎ−ＭＯ３Ｉ、Ｎ−ＭＯＳ２、Ｎ−Ｍ
ＯＳ３から成り、従来のように単体の抵抗素子は設けて
いない。
なお、前記Ｐチャンネル及びＮチャンネルの各ＭＯ３ト
ランジスタのゲートにはゲートコンタクトＧを設けてい
ることは勿論である。
ランジスタのゲートにはゲートコンタクトＧを設けてい
ることは勿論である。
したがって、この構成の基本セルで抵抗を実現する場合
には、不使用のＭＯＳトランジスタのソース及びドレイ
ンの拡散抵抗を抵抗として利用し、ソース及びドレイン
に夫々２つずつ設けられたコンタクｔ−Ｓ Ｄ Ｃに回
路を接続してこれを単体の抵抗素子として構成できる。
には、不使用のＭＯＳトランジスタのソース及びドレイ
ンの拡散抵抗を抵抗として利用し、ソース及びドレイン
に夫々２つずつ設けられたコンタクｔ−Ｓ Ｄ Ｃに回
路を接続してこれを単体の抵抗素子として構成できる。
そこで、第１図の基本セルにおいて、第４図に示した回
路を構成する場合には、ＰチャンネルＭＯ３トランジス
タＰ−ＭＯ３２及びＰ−ＭＯＳ３のソース・ドレインの
各コンタクトＳＤＣに接続を行ってそのソース・ドレイ
ン間抵抗で抵抗Ｒ１及びＲ２を構成し、またＮチャンネ
ルＭＯＳトランジス９Ｎ−ＭＯＳ２及びＮ−ＭＯＳ ３
（７）’／−ス・ドレインの各コンタクトＳＤＣに接
続を行ってそのソース・ドレイン間抵抗で抵抗Ｒ３，Ｒ
４を構成することができる。これにより、第１図に細線
で示すように配線パターンＬを形成することにより、第
４図と等価な第２図の回路が構成できる。
路を構成する場合には、ＰチャンネルＭＯ３トランジス
タＰ−ＭＯ３２及びＰ−ＭＯＳ３のソース・ドレインの
各コンタクトＳＤＣに接続を行ってそのソース・ドレイ
ン間抵抗で抵抗Ｒ１及びＲ２を構成し、またＮチャンネ
ルＭＯＳトランジス９Ｎ−ＭＯＳ２及びＮ−ＭＯＳ ３
（７）’／−ス・ドレインの各コンタクトＳＤＣに接
続を行ってそのソース・ドレイン間抵抗で抵抗Ｒ３，Ｒ
４を構成することができる。これにより、第１図に細線
で示すように配線パターンＬを形成することにより、第
４図と等価な第２図の回路が構成できる。
なお、第１図において、Ｖｌｌｔｌは電源ライン、ＧＮ
Ｄは接地ライン、Ｗは破線で示した配線パターンＬとこ
れらラインとのコンタクトである。
Ｄは接地ライン、Ｗは破線で示した配線パターンＬとこ
れらラインとのコンタクトである。
したがって、この構成では単体の抵抗素子を設ける必要
はなく、その分基本セルの面積を低減することが可能と
なる。
はなく、その分基本セルの面積を低減することが可能と
なる。
以上説明したように本発明は、不使用のＭＯＳトランジ
スタのソース・ドレイン間抵抗を単体の抵抗の代わりに
利用するので、基本セルとしての単体抵抗素子を不要と
し、ＭＯＳトランジスタ素子とバイポーラトランジスタ
素子の２種類の素子だけで基本セルが実現でき、基本セ
ルの面積を低減してゲート数の増加に伴うチップサイズ
の拡大を抑制し、これにより歩留りを向上できる効果が
ある。
スタのソース・ドレイン間抵抗を単体の抵抗の代わりに
利用するので、基本セルとしての単体抵抗素子を不要と
し、ＭＯＳトランジスタ素子とバイポーラトランジスタ
素子の２種類の素子だけで基本セルが実現でき、基本セ
ルの面積を低減してゲート数の増加に伴うチップサイズ
の拡大を抑制し、これにより歩留りを向上できる効果が
ある。
第１図は本発明の一実施例の基本セルの構成図、第２図
は本発明の基本セルで構成したバイポーラ・ＣＭＯ３型
のインバータ回路の一例を示す回路図、第３図は従来の
基本セルの構成図、第４図は従来の基本セルで構成した
バイポーラ・ＣＭＯＳ型のインバータ回路の回路図であ
る。 Ｂｉ−Ｔｒｉ、Ｂｉ−Ｔｒ２−・・ＮＰＮバイポーラト
ランジスタ、Ｐ−Ｍｏ３ｔ、Ｐ−ＭＯＳ２．Ｐ−ＭＯＳ
３・・・ＰチャンネルＭＯ３トランジスタ、Ｎ−Ｍｏ５
ｔ、Ｎ−ＭＯＳ２．Ｎ−ＭＯＳ３・・・ＮチャンネルＭ
ＯＳトランジスタ、Ｃ・・・コレクタコンタクト、Ｂ・
・・ベースコンタクト、Ｅ・・・エミッタコンタクト、
Ｇ・・・ゲート、ＳＤＣ・・・ソース及びドレインコン
タクト、Ｒ１，Ｒ２，Ｒ３，Ｒ４・・・抵抗、Ｔ・・・
抵抗コンタクト、■、・・・電源ライン、ＧＮＤ・・・
接地ライン、Ｌ・・・配線パターン、Ｗ・・・コンタク
ト。 第１図 ＮＭＯ５３ＮＭＯ５２ＮＭ（Ｊｂｔ ｗ第２
図
は本発明の基本セルで構成したバイポーラ・ＣＭＯ３型
のインバータ回路の一例を示す回路図、第３図は従来の
基本セルの構成図、第４図は従来の基本セルで構成した
バイポーラ・ＣＭＯＳ型のインバータ回路の回路図であ
る。 Ｂｉ−Ｔｒｉ、Ｂｉ−Ｔｒ２−・・ＮＰＮバイポーラト
ランジスタ、Ｐ−Ｍｏ３ｔ、Ｐ−ＭＯＳ２．Ｐ−ＭＯＳ
３・・・ＰチャンネルＭＯ３トランジスタ、Ｎ−Ｍｏ５
ｔ、Ｎ−ＭＯＳ２．Ｎ−ＭＯＳ３・・・ＮチャンネルＭ
ＯＳトランジスタ、Ｃ・・・コレクタコンタクト、Ｂ・
・・ベースコンタクト、Ｅ・・・エミッタコンタクト、
Ｇ・・・ゲート、ＳＤＣ・・・ソース及びドレインコン
タクト、Ｒ１，Ｒ２，Ｒ３，Ｒ４・・・抵抗、Ｔ・・・
抵抗コンタクト、■、・・・電源ライン、ＧＮＤ・・・
接地ライン、Ｌ・・・配線パターン、Ｗ・・・コンタク
ト。 第１図 ＮＭＯ５３ＮＭＯ５２ＮＭ（Ｊｂｔ ｗ第２
図
Claims (1)
- １、ＭＯＳトランジスタ素子とバイポーラトランジスタ
素子とで基本セルを構成し、トランジスタとして使用し
ないＭＯＳトランジスタ素子のソース・ドレイン抵抗を
回路の抵抗として利用し得るように構成したことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038850A JPH01214045A (ja) | 1988-02-22 | 1988-02-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038850A JPH01214045A (ja) | 1988-02-22 | 1988-02-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01214045A true JPH01214045A (ja) | 1989-08-28 |
Family
ID=12536672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038850A Pending JPH01214045A (ja) | 1988-02-22 | 1988-02-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01214045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290070A (ja) * | 1989-02-23 | 1990-11-29 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2008028350A (ja) * | 2006-07-25 | 2008-02-07 | Denso Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115842A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | デイレイセルを有するゲ−トアレイ |
| JPS62229857A (ja) * | 1986-03-29 | 1987-10-08 | Toshiba Corp | マスタスライス半導体装置 |
-
1988
- 1988-02-22 JP JP63038850A patent/JPH01214045A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115842A (ja) * | 1985-11-15 | 1987-05-27 | Fujitsu Ltd | デイレイセルを有するゲ−トアレイ |
| JPS62229857A (ja) * | 1986-03-29 | 1987-10-08 | Toshiba Corp | マスタスライス半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290070A (ja) * | 1989-02-23 | 1990-11-29 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2008028350A (ja) * | 2006-07-25 | 2008-02-07 | Denso Corp | 半導体装置 |
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