JPH01214977A - アナログｉｃ設計支援システム - Google Patents
アナログｉｃ設計支援システムInfo
- Publication number
- JPH01214977A JPH01214977A JP63038726A JP3872688A JPH01214977A JP H01214977 A JPH01214977 A JP H01214977A JP 63038726 A JP63038726 A JP 63038726A JP 3872688 A JP3872688 A JP 3872688A JP H01214977 A JPH01214977 A JP H01214977A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- functional
- specifications
- function
- division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログＩＣ設計支援システムに係り、特に
、知識処理システムによるアナログＩＣ設計支援システ
ムに関する。
、知識処理システムによるアナログＩＣ設計支援システ
ムに関する。
従来、階層化した人工知能ライブラリを用いたシミュレ
ションによる一般的な予測システムとして、米学会誌Ｓ
Ｉ ＭＵＬＡＴ Ｉ ＯＮ 、 Ｄｅｃ、 １９８６
、Ｊ、 Ｇ。
ションによる一般的な予測システムとして、米学会誌Ｓ
Ｉ ＭＵＬＡＴ Ｉ ＯＮ 、 Ｄｅｃ、 １９８６
、Ｊ、 Ｇ。
Ｍｏ ｓ ｅ ｒの論文’ Ｉｎｔｇｌｉｒａｔｉｏｎ
ｏｆ ａｒｔｉｆｉｃｉａｌｉｎｔｔｌｌｉｌｌｍｃ
ｇ ａｎｄ ｓｉｍｕｌａｔｉｏｎ ｉｎ ａ ｃｒｍ
ｐｒｇｈｇｎｚｉｔｔｇ ｄｔｃｉｚｉｏｎ−ｔＩＬｐ
ｐｏｒｔ ｓｙｓｔｅｍ ’ Ｋ記載されたものがある
。
ｏｆ ａｒｔｉｆｉｃｉａｌｉｎｔｔｌｌｉｌｌｍｃ
ｇ ａｎｄ ｓｉｍｕｌａｔｉｏｎ ｉｎ ａ ｃｒｍ
ｐｒｇｈｇｎｚｉｔｔｇ ｄｔｃｉｚｉｏｎ−ｔＩＬｐ
ｐｏｒｔ ｓｙｓｔｅｍ ’ Ｋ記載されたものがある
。
又、従来、ＩＣ等の回路設計支援システムとして、ディ
ジタルＩＣＫ関するものが知られている。
ジタルＩＣＫ関するものが知られている。
第２図は、一般的なＩＣ設計支援システムの構成と設計
手順とを示す。第２図により、上記従来のディジタルＩ
Ｃの設計支援システムについ℃説明する。２０９は機能
シミュレータ、２１０は回路シミュレータ、２１１は知
能回路ライブラリ（既存回路ライブラリ）で、ディジタ
ルＩＣ設計の場合には、これらのシミュレータ及びライ
ブラリをすべて備えている。
手順とを示す。第２図により、上記従来のディジタルＩ
Ｃの設計支援システムについ℃説明する。２０９は機能
シミュレータ、２１０は回路シミュレータ、２１１は知
能回路ライブラリ（既存回路ライブラリ）で、ディジタ
ルＩＣ設計の場合には、これらのシミュレータ及びライ
ブラリをすべて備えている。
上流機能レベルの機能検討において、システムの目標仕
様に従いシステム分割を行なう。すなわち、システム全
体をＬＳＩ化する部分としない部分に分け、ＬＳＩ化す
る部分は何個のＬＳＩで構成するかを決める（２０１）
。次に、１個のＬＳＩにつき、乗算回路、復号回路など
の機能単位に１既存回路ライブラリ２１１を参照しなが
らＬＳＩ内をブロック分前し、同時にブロック仕様を決
めておく （２０２）。このとき、機能シミュレータ２
０９を使用して、各ブロック内外のあい路回路設計を行
ない（２０３）、プ日ツク仕様分割が正しいかどうかの
検証を行なう（２０４）。
様に従いシステム分割を行なう。すなわち、システム全
体をＬＳＩ化する部分としない部分に分け、ＬＳＩ化す
る部分は何個のＬＳＩで構成するかを決める（２０１）
。次に、１個のＬＳＩにつき、乗算回路、復号回路など
の機能単位に１既存回路ライブラリ２１１を参照しなが
らＬＳＩ内をブロック分前し、同時にブロック仕様を決
めておく （２０２）。このとき、機能シミュレータ２
０９を使用して、各ブロック内外のあい路回路設計を行
ない（２０３）、プ日ツク仕様分割が正しいかどうかの
検証を行なう（２０４）。
システム設計が完了すると、下位回路レベルにおいて、
詳細回路設計（２０５）に入る。ブロック仕様を基にし
て既存回路ライブラリ２１１から過去の設計回路を呼び
出す。過去の設計済み回路の利用できる部分と利用でき
ない部分に分け、利用できる部分については、所望の仕
様を満足するように抵抗値やトランジスタサイズなどを
変更する。
詳細回路設計（２０５）に入る。ブロック仕様を基にし
て既存回路ライブラリ２１１から過去の設計回路を呼び
出す。過去の設計済み回路の利用できる部分と利用でき
ない部分に分け、利用できる部分については、所望の仕
様を満足するように抵抗値やトランジスタサイズなどを
変更する。
設計済みの回路図を利用できない場合は、新たな回路を
考案する。次に回路シミュレータ２１０を使つて回路評
価及全体評価を行ない（２０６，２０７） 、変更回路
が正しく動作するかを確認し、確認できればチップ設計
（２０８）に入る。
考案する。次に回路シミュレータ２１０を使つて回路評
価及全体評価を行ない（２０６，２０７） 、変更回路
が正しく動作するかを確認し、確認できればチップ設計
（２０８）に入る。
更に、従来、上記の回路シミュレータ２１０と知能回路
ライブラリ２１１のみを用いて、アナログＩＣを設計す
る支援システムが知られている。しかし、アナログＩＣ
設計支援システムでは、ディジタルＩＣ・設計支援シス
テムと異って、機能シミュレータと回路シミュレータと
を組合せて回路設計することは行なわれていなかった。
ライブラリ２１１のみを用いて、アナログＩＣを設計す
る支援システムが知られている。しかし、アナログＩＣ
設計支援システムでは、ディジタルＩＣ・設計支援シス
テムと異って、機能シミュレータと回路シミュレータと
を組合せて回路設計することは行なわれていなかった。
従来、アナログＩＣ設計支援システムにおいて、機能シ
ミュレータを回路シミュレータと組合せることが行なわ
れなかった理由は、次のようなものである。
ミュレータを回路シミュレータと組合せることが行なわ
れなかった理由は、次のようなものである。
すなわち、ディジタルＩＣの場合、機能要素（機能表現
）はそれ自体明確であって（例えば１＋１のカウント機
能等）、機能要素が決まればそれに対応する回路も一義
的に決まることが多いので、直ちに既存回路ライブラリ
から所要回路を呼び出すことができる。これに対し、ア
ナログＩＣの場合には、機能表現は本来的にあいまいさ
を持っているため、機能表現によって直ちに対応する回
路を決定することはできないからである。
）はそれ自体明確であって（例えば１＋１のカウント機
能等）、機能要素が決まればそれに対応する回路も一義
的に決まることが多いので、直ちに既存回路ライブラリ
から所要回路を呼び出すことができる。これに対し、ア
ナログＩＣの場合には、機能表現は本来的にあいまいさ
を持っているため、機能表現によって直ちに対応する回
路を決定することはできないからである。
このように、従来技術では、アナログＩＣ設計支援シス
テムにおいて、与えられた機能仕様に対する具体的な回
路構造を設計し実現することは困難であった。
テムにおいて、与えられた機能仕様に対する具体的な回
路構造を設計し実現することは困難であった。
従って、本発明の目的は、上記従来技術の問題点を解消
し、アナログＩＣ設計支援システムにおいて、上流の機
能仕様を受ける機能設計部と、下流の具体的な回路構造
を設計する回路設計部とを一貫性をもって組合せること
を可能とし、もって、この種アナログＩＣの与えられた
機能仕様に対する具体的な回路設計を容易に実現するこ
とにある。
し、アナログＩＣ設計支援システムにおいて、上流の機
能仕様を受ける機能設計部と、下流の具体的な回路構造
を設計する回路設計部とを一貫性をもって組合せること
を可能とし、もって、この種アナログＩＣの与えられた
機能仕様に対する具体的な回路設計を容易に実現するこ
とにある。
上記目的を達成するため、本発明のアナログＩＣ設計支
援システムは、基本的には、機能仕様を受ける機能分割
部（機能設計部）と回路構造を設計する回路分割部（回
路設計部）との間に、両者の橋渡しをする下降又は上昇
インタフェースを設ける。
援システムは、基本的には、機能仕様を受ける機能分割
部（機能設計部）と回路構造を設計する回路分割部（回
路設計部）との間に、両者の橋渡しをする下降又は上昇
インタフェースを設ける。
更に詳しく述べると、前記機能分割部は、機能仕様を受
けると機能シミュレータと対話しながら機能ライブラリ
を参照することによって機能分割を行ない、前記回路分
割部は、回路仕様を受けると回路シミュレータと対話し
ながら回路ライブラリを参照することによって回路分割
を行なう。そして、前記下降又は上昇インタフェースは
、下降の場合、マツピングメモリを参照することにより
、前記機能分割部で得られた各機能要素を回路仕様に変
換して前記回路分割に入力する。必要に応じて、前記下
降又は上昇インタフェースが上昇インタフェースの場合
には、前記マツピングメモリを参照することにより、前
記回路分割部で決定した回路仕様を機能要素に変換して
前記機能分割部に入力する。
けると機能シミュレータと対話しながら機能ライブラリ
を参照することによって機能分割を行ない、前記回路分
割部は、回路仕様を受けると回路シミュレータと対話し
ながら回路ライブラリを参照することによって回路分割
を行なう。そして、前記下降又は上昇インタフェースは
、下降の場合、マツピングメモリを参照することにより
、前記機能分割部で得られた各機能要素を回路仕様に変
換して前記回路分割に入力する。必要に応じて、前記下
降又は上昇インタフェースが上昇インタフェースの場合
には、前記マツピングメモリを参照することにより、前
記回路分割部で決定した回路仕様を機能要素に変換して
前記機能分割部に入力する。
上記構成に基づく作用を説明する。
機能分割部は、機能仕様を受けると、機能ライブラリか
ら、該機能仕様に合った機能要素を捜し出して、これを
機能シミュレータに入力し、シミュレーションを行って
パラメータを決定する。下降インタフェースは、機能要
素と回路仕様との対応付けをする記述を有するマツピン
グメモリと結合しており、機能分割部の出力を受けると
、マツピングメモリを参照することにより、機能記述を
回路記述に変換して回路分割部に入力する。回路分割部
は、回路ライブラリから仕様に合った回路要素を捜し出
し、これを回路シミュレータに入力し、シミュレーショ
ンを行なってパラメータを決定する。回路シミュレーシ
ョンの結果、回路評価が合格ならば、回路分割結果がそ
のまま出力される。不合格の場合は上昇モードとなり、
下降の場合と逆の動作をし、再度、機能分割からやり直
す。
ら、該機能仕様に合った機能要素を捜し出して、これを
機能シミュレータに入力し、シミュレーションを行って
パラメータを決定する。下降インタフェースは、機能要
素と回路仕様との対応付けをする記述を有するマツピン
グメモリと結合しており、機能分割部の出力を受けると
、マツピングメモリを参照することにより、機能記述を
回路記述に変換して回路分割部に入力する。回路分割部
は、回路ライブラリから仕様に合った回路要素を捜し出
し、これを回路シミュレータに入力し、シミュレーショ
ンを行なってパラメータを決定する。回路シミュレーシ
ョンの結果、回路評価が合格ならば、回路分割結果がそ
のまま出力される。不合格の場合は上昇モードとなり、
下降の場合と逆の動作をし、再度、機能分割からやり直
す。
以下に、本発明の一実施例を第１図及び第３図により説
明する。第１図は本実施例のシステムの構成図、第３図
はその手順を示すフローチャートである。
明する。第１図は本実施例のシステムの構成図、第３図
はその手順を示すフローチャートである。
本システムに機能仕様を与える機能分割プロセッサ１３
は、機能仕様を読み込むと（３１）、該機能仕様に基い
て機能分割を行なう。この機能分割は、メモリ（機能ラ
イブラリ）１４を参照して行なわれ、機能ライブラリ１
４から前記機能仕様に合った機能要素を捜す（３２）。
は、機能仕様を読み込むと（３１）、該機能仕様に基い
て機能分割を行なう。この機能分割は、メモリ（機能ラ
イブラリ）１４を参照して行なわれ、機能ライブラリ１
４から前記機能仕様に合った機能要素を捜す（３２）。
この機能要素は機能シミュレータ１５に入力され、該機
能シミュレータによりあい路回路設計が行なわれる（３
３）。次に、上昇／下降インタフェースプロセッサ１６
は、下降モードとなり、上記機能分割プロセッサ１３で
得られた機能分割結果の機能要素（機能記述）を入力し
、これを、マツピングメモリ１６ａ（機能記述と回路記
述との対応づけを行なうマツプ）を参照することによっ
て、回路入力仕様（回路記述）に変換する作業を行なう
（３４）。回路分割プロセッサ１７は、上記回路仕様を
読み込み（３５）、この回路仕様に基いて回路分割を行
なう。回路分割は、メそり（回路ライブラリ）１８を参
照しながら行なわれ、回路ライブラリ１８から仕様に合
った回路要素が捜し出される（３６）。この回路要素は
回路シミュレータ１９に入力され、シミュレーションを
行なってパラメータを決定する（３７）。このときの回
路評価は回路シミュレータ１９を用いて行なわれる。回
路評価が合格であれば、回路分割結果は回路分割プロセ
ッサ１７よりそのまま回路図出力部へ出力される。なお
、回路評価が不合格であれば、元へ戻って、上昇／下降
インタフェースプロセッサ１６が上昇モードとなり、第
３図とは逆の手順を辿って、回路入力仕様の回路要素（
回路記述）を機能分割結果の機能要素（機能記述）へ変
換して上昇させる。そして、機能分割を変更して、再度
、機能シミュレータ１５にかけられて、機能分割が行な
われる。このようにして、上昇／下降を繰り返すことに
より、機能分割と回路分割の整合性が高まり最適化が行
なわれる。
能シミュレータによりあい路回路設計が行なわれる（３
３）。次に、上昇／下降インタフェースプロセッサ１６
は、下降モードとなり、上記機能分割プロセッサ１３で
得られた機能分割結果の機能要素（機能記述）を入力し
、これを、マツピングメモリ１６ａ（機能記述と回路記
述との対応づけを行なうマツプ）を参照することによっ
て、回路入力仕様（回路記述）に変換する作業を行なう
（３４）。回路分割プロセッサ１７は、上記回路仕様を
読み込み（３５）、この回路仕様に基いて回路分割を行
なう。回路分割は、メそり（回路ライブラリ）１８を参
照しながら行なわれ、回路ライブラリ１８から仕様に合
った回路要素が捜し出される（３６）。この回路要素は
回路シミュレータ１９に入力され、シミュレーションを
行なってパラメータを決定する（３７）。このときの回
路評価は回路シミュレータ１９を用いて行なわれる。回
路評価が合格であれば、回路分割結果は回路分割プロセ
ッサ１７よりそのまま回路図出力部へ出力される。なお
、回路評価が不合格であれば、元へ戻って、上昇／下降
インタフェースプロセッサ１６が上昇モードとなり、第
３図とは逆の手順を辿って、回路入力仕様の回路要素（
回路記述）を機能分割結果の機能要素（機能記述）へ変
換して上昇させる。そして、機能分割を変更して、再度
、機能シミュレータ１５にかけられて、機能分割が行な
われる。このようにして、上昇／下降を繰り返すことに
より、機能分割と回路分割の整合性が高まり最適化が行
なわれる。
第４図は、本発明の具体的な実施例として、ＰＬＬ回路
の設計システムを説明するための機能分割及び回路分割
の分割状況を示す。第４図の動作を第１図を参照して説
明する。
の設計システムを説明するための機能分割及び回路分割
の分割状況を示す。第４図の動作を第１図を参照して説
明する。
機能分割プロセッサ１３は、機能分割ルールに基いて機
能ライブラリ１４を参照しながら、ＰＬＬ回路４０を誤
差検出部４１と誤差補正部４２とに分ける。
能ライブラリ１４を参照しながら、ＰＬＬ回路４０を誤
差検出部４１と誤差補正部４２とに分ける。
同様に機能分割ルールにより機能ライブラリ１４を参照
しながら、誤差検出部４１は更にＰＣ（位相比較器）４
３と増幅器４４に分けられ、誤差補正部４２は更にルー
プフィルタ４５とＶＣＯ（電圧制御発振器）４６に分け
られる。最終的に、機能ライブラリ１４から、゛この４
ブロツクのＰＣ４３、増幅器４４、ループフィルタ４５
、及びＶＣＯ４６の特性（例えば、正弦波特性、ゲイン
に、Ｆ（ａ）、１／３）が呼び出される。回路分割にお
尤）ては、図ではローパスフィルタ４７の場合のみを示
しているが、他の回路部も同様に分割される。ここでは
、回路プロセッサ１７は、回路分割ルールに基いて、回
路ライブラリ１８を参照しながら、ローパスフィルタ４
７を抵抗分４８とコンデンサ部分４９に分ける。同様に
回路分割ルールにより回路ライブラリ１８を参照しなが
ら、抵抗部分４８とコンデンサ部分４９は構成要素が呼
び出される。上昇／下降インタフェース１６においては
、マツピングメモリを参照して、ループフィルタ４５の
伝達関数Ａとローパスフィルタ４７のＣ−Ｒとを対応づ
けることが行なわれている。これにより、機能要素と回
路仕様（回路要素）が１対１に対応づけられる。
しながら、誤差検出部４１は更にＰＣ（位相比較器）４
３と増幅器４４に分けられ、誤差補正部４２は更にルー
プフィルタ４５とＶＣＯ（電圧制御発振器）４６に分け
られる。最終的に、機能ライブラリ１４から、゛この４
ブロツクのＰＣ４３、増幅器４４、ループフィルタ４５
、及びＶＣＯ４６の特性（例えば、正弦波特性、ゲイン
に、Ｆ（ａ）、１／３）が呼び出される。回路分割にお
尤）ては、図ではローパスフィルタ４７の場合のみを示
しているが、他の回路部も同様に分割される。ここでは
、回路プロセッサ１７は、回路分割ルールに基いて、回
路ライブラリ１８を参照しながら、ローパスフィルタ４
７を抵抗分４８とコンデンサ部分４９に分ける。同様に
回路分割ルールにより回路ライブラリ１８を参照しなが
ら、抵抗部分４８とコンデンサ部分４９は構成要素が呼
び出される。上昇／下降インタフェース１６においては
、マツピングメモリを参照して、ループフィルタ４５の
伝達関数Ａとローパスフィルタ４７のＣ−Ｒとを対応づ
けることが行なわれている。これにより、機能要素と回
路仕様（回路要素）が１対１に対応づけられる。
第５図は、第４図の実施例における、機能分割、回路分
割、及び、上昇／下降インタフェースの記述内容の一例
を示す。機能分割の一例５１は、ＰＬＬ回路が誤差検出
部と誤差補正部に分れること、誤差検出部はＰＣ・・・
・・・とゲインにの増幅器に分れること、及び、誤差補
正部は伝達関数Ａのループフィルタと１．／ｓのＶＣＯ
Ｋ分れることを記述している。回路分割の一例５２は、
特性ｒのローパスフィルタが抵抗部分とコンデンサ部分
に分れることを示している。上昇／下降インタフェース
の一例５３は、機能記述における伝達関数Ａのループフ
ィルタが回路記述における特性ｒのローパスフィルタに
１対１に対応し、Ａはｒに等しいことを示している。
割、及び、上昇／下降インタフェースの記述内容の一例
を示す。機能分割の一例５１は、ＰＬＬ回路が誤差検出
部と誤差補正部に分れること、誤差検出部はＰＣ・・・
・・・とゲインにの増幅器に分れること、及び、誤差補
正部は伝達関数Ａのループフィルタと１．／ｓのＶＣＯ
Ｋ分れることを記述している。回路分割の一例５２は、
特性ｒのローパスフィルタが抵抗部分とコンデンサ部分
に分れることを示している。上昇／下降インタフェース
の一例５３は、機能記述における伝達関数Ａのループフ
ィルタが回路記述における特性ｒのローパスフィルタに
１対１に対応し、Ａはｒに等しいことを示している。
〔発明の効果〕
以上詳しく述べたように、本発明のアナログＩＣ設計シ
ステムによれば、機能分割部と回路分割部との間に、機
能記述と回路記述との対応を示すマツピングメモリを参
照して、各機能要素を回路仕様に又はその逆に変換する
上昇／下降インタフェースを設けたので、あいまいさの
あるアナログＩＣの機能要素（記述）を明確化された回
路仕様（記述）に適合させることが可能となり、もって
、従来困難であった、アナログＩＣ設計システムにおい
て抽象的な機能仕様に基いて機能分割及び回路分割を一
貫性をもって行なって、具体的な回路を設計し実現する
ことが可能となる等、優れた効果を奏する。
ステムによれば、機能分割部と回路分割部との間に、機
能記述と回路記述との対応を示すマツピングメモリを参
照して、各機能要素を回路仕様に又はその逆に変換する
上昇／下降インタフェースを設けたので、あいまいさの
あるアナログＩＣの機能要素（記述）を明確化された回
路仕様（記述）に適合させることが可能となり、もって
、従来困難であった、アナログＩＣ設計システムにおい
て抽象的な機能仕様に基いて機能分割及び回路分割を一
貫性をもって行なって、具体的な回路を設計し実現する
ことが可能となる等、優れた効果を奏する。
第１図は本発明のアナログＩＣ設計支援システムの一実
施例の構成を示すブロック図、第２図は一般的なＩＣ設
計支援システムの構成と設計手順を示すブロック図、第
３図は本発明のアナログＩＣ設計システムの実施例にお
ける設計手順を示すフローチャート、第４図はアナログ
ＩＣの一例としてＰＬＬ回路を設計する場合の本発明の
実施例の機能分割と回路分割を示す図、第５図は機能分
割と回路分割と上昇／下降インタフェースの記述の一例
を示す図である。 １３・・・・・・機能分割プロセッサ、 １４・・・・
・・機能ライブラリ、１５，２０９・・・・・・機能シ
ミュレータ、１６・・・・・・上昇／下降インタフェー
スプロセッサ、１６ａ・・・・・・マツピングメモリ、
１７・・・・・・回路分割プロセッサ、１８・・・・・
・回路ライブラリ、１９．２１０・・・・・・回路シミ
ュレータ、２１１・・・′・・・知能回路ライブラリ。 第１図 第２図 第７図 第４区 第５図
施例の構成を示すブロック図、第２図は一般的なＩＣ設
計支援システムの構成と設計手順を示すブロック図、第
３図は本発明のアナログＩＣ設計システムの実施例にお
ける設計手順を示すフローチャート、第４図はアナログ
ＩＣの一例としてＰＬＬ回路を設計する場合の本発明の
実施例の機能分割と回路分割を示す図、第５図は機能分
割と回路分割と上昇／下降インタフェースの記述の一例
を示す図である。 １３・・・・・・機能分割プロセッサ、 １４・・・・
・・機能ライブラリ、１５，２０９・・・・・・機能シ
ミュレータ、１６・・・・・・上昇／下降インタフェー
スプロセッサ、１６ａ・・・・・・マツピングメモリ、
１７・・・・・・回路分割プロセッサ、１８・・・・・
・回路ライブラリ、１９．２１０・・・・・・回路シミ
ュレータ、２１１・・・′・・・知能回路ライブラリ。 第１図 第２図 第７図 第４区 第５図
Claims (1)
- １、機能仕様を入力すると機能シミュレータと対話しな
がら機能ライブラリを参照することによつて機能分割を
行なう機能分割部と、回路仕様を入力すると回路シミュ
レータと対話しながら回路ライブラリを参照することに
よつて回路分割を行なう回路分割部と、前記機能分割部
と前記回路分割部の間にあつて、マツピングメモリによ
り、前記機能分割部で得られた各機能を回路仕様に変換
して前記回路分割部に入力し、又は、前記回路分割部で
決定された回路仕様を各機能に変換して前記機能分割部
に入力する下降又は上昇インタフェースとからなるアナ
ログＩＣ設計支援システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038726A JPH01214977A (ja) | 1988-02-23 | 1988-02-23 | アナログｉｃ設計支援システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038726A JPH01214977A (ja) | 1988-02-23 | 1988-02-23 | アナログｉｃ設計支援システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01214977A true JPH01214977A (ja) | 1989-08-29 |
Family
ID=12533330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038726A Pending JPH01214977A (ja) | 1988-02-23 | 1988-02-23 | アナログｉｃ設計支援システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01214977A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181908A (ja) * | 1990-12-10 | 1993-07-23 | Internatl Business Mach Corp <Ibm> | データベースからのデータ選択範囲の図形的定義 |
| WO2021220538A1 (ja) * | 2020-04-28 | 2021-11-04 | 株式会社村田製作所 | 発振回路設計支援方法、発振回路設計支援システム、および、発振回路設計支援プログラム |
| JP2023516979A (ja) * | 2020-03-11 | 2023-04-21 | アジャイル アナログ リミテッド | アナログ回路設計 |
-
1988
- 1988-02-23 JP JP63038726A patent/JPH01214977A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181908A (ja) * | 1990-12-10 | 1993-07-23 | Internatl Business Mach Corp <Ibm> | データベースからのデータ選択範囲の図形的定義 |
| JP2023516979A (ja) * | 2020-03-11 | 2023-04-21 | アジャイル アナログ リミテッド | アナログ回路設計 |
| US12400060B2 (en) | 2020-03-11 | 2025-08-26 | Agile Analog Ltd | Analogue circuit design |
| WO2021220538A1 (ja) * | 2020-04-28 | 2021-11-04 | 株式会社村田製作所 | 発振回路設計支援方法、発振回路設計支援システム、および、発振回路設計支援プログラム |
| JPWO2021220538A1 (ja) * | 2020-04-28 | 2021-11-04 | ||
| US12032895B2 (en) | 2020-04-28 | 2024-07-09 | Murata Manufacturing Co., Ltd. | Oscillation circuit design support method, oscillation circuit design support system, and oscillation circuit design support program |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Parhi et al. | Synthesis of control circuits in folded pipelined DSP architectures | |
| US5222029A (en) | Bitwise implementation mechanism for a circuit design synthesis procedure | |
| KR100252581B1 (ko) | 위상동기, 플렉시블-주파수 클록킹 및 메세징 시스템 및 방법 | |
| Haigh et al. | Systematic synthesis of active-RC circuit building-blocks | |
| US4912469A (en) | Interpolation circuit for use in A/D converter | |
| JPH03260773A (ja) | Ｌｓｉの組合せ回路自動合成処理方法 | |
| US6243784B1 (en) | Method and apparatus for providing precise circuit delays | |
| JP2002084186A (ja) | タイミング信号発生回路、及び、それを備えた半導体検査装置 | |
| Nothaft et al. | Pragma-based floating-to-fixed point conversion for the emulation of analog behavioral models | |
| US6657500B1 (en) | Method and system of characterization and behavioral modeling of a phase-locked loop for fast mixed signal simulation | |
| JPH01214977A (ja) | アナログｉｃ設計支援システム | |
| JPH02135820A (ja) | 自己較正ａ―ｄおよびｄ―ａ変換器の補正値の決定方法および装置 | |
| Liu et al. | Behavioral representations for VCO and detectors in phase-lock systems | |
| US20070244686A1 (en) | Calibration method for mixed-mode simulation | |
| Charaan et al. | Design of an All-Digital Phase-locked loop in a 130nm CMOS Process using open-source tools | |
| CN109815625B (zh) | 一种高精度计算锁相环带内相位噪声的方法 | |
| CN208046589U (zh) | 一种时钟移相电路 | |
| Chandra et al. | Accurate logic simulation in the presence of unknowns. | |
| US7219316B2 (en) | Multi-valued or single strength signal detection in a hardware description language | |
| US20230214563A1 (en) | Dynamic abstract generation and synthesis flow with area prediction | |
| Borriello | Synthesis of mixed synchronous/asynchronous control logic | |
| JP2575221B2 (ja) | Ｐｌｌ回路 | |
| RU2045777C1 (ru) | Устройство для извлечения квадратного корня из суммы квадратов двух величин | |
| US20060184344A1 (en) | Simulator and simulation method using programming language interface of hardware description language | |
| Tepper | A mathematical model for a wake. |