JPH01215058A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01215058A JPH01215058A JP63039445A JP3944588A JPH01215058A JP H01215058 A JPH01215058 A JP H01215058A JP 63039445 A JP63039445 A JP 63039445A JP 3944588 A JP3944588 A JP 3944588A JP H01215058 A JPH01215058 A JP H01215058A
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- Japan
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- semiconductor device
- region
- semiconductor
- impurity
- polycrystalline
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/60—Lateral BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の構造および製造方法に係り、特
に、大規模集積回路に適用するのに好適な半導体装置の
構造および製造方法に関する。
に、大規模集積回路に適用するのに好適な半導体装置の
構造および製造方法に関する。
大規模集積回路（ＬＳＩ）では、種々の構造の素子が用
いられる。
いられる。
例えば、特開昭６１−２５５０４９号公報に開示される
ように、バイポーラ（１３ｉｐｏｌａｒ）型トランジス
タとモス・エフ・イー・ティ（ＭＯＳＦＥＴ ：金属／
酸化物／半導体電界効果トランジスタ）が同一基板上に
混在している。 ＢｉＣＭＯ５ＬＳＩ構造となっている
。
ように、バイポーラ（１３ｉｐｏｌａｒ）型トランジス
タとモス・エフ・イー・ティ（ＭＯＳＦＥＴ ：金属／
酸化物／半導体電界効果トランジスタ）が同一基板上に
混在している。 ＢｉＣＭＯ５ＬＳＩ構造となっている
。
ＢｉＣＭＯ５ＬＳＩの基本構造をダイナミック・ランダ
ム・アクセス・メモリを例にとり第２図に示す。この図
ではＢｉＣＭＯ５ＬＳＩを構成するバイポーラトランジ
スタ（以下、バイポーラと略記）は縦型であり。
ム・アクセス・メモリを例にとり第２図に示す。この図
ではＢｉＣＭＯ５ＬＳＩを構成するバイポーラトランジ
スタ（以下、バイポーラと略記）は縦型であり。
そのためにｎ÷埋込層（ｎｐｎバイポーラにおいて）が
必要であった。このｎ÷埋込層を形成するためにはエピ
タキシャル層を形成していた。
必要であった。このｎ÷埋込層を形成するためにはエピ
タキシャル層を形成していた。
上記従来の集積回路は、バイポーラ素子とＭＯＳＦＥＴ
素子とは、エピタキシャル層程を用いて作成せねばなら
ず、製造時間の短縮は困難である。
素子とは、エピタキシャル層程を用いて作成せねばなら
ず、製造時間の短縮は困難である。
また、バイポーラ素子とＭＯＳＦＥＴ素子との製造工程
の共通化について配慮されていない。
の共通化について配慮されていない。
さらに、バイポーラ素子とＭＯＳＦＥＴ素子の混在する
ＬＳＩの微細化についても十分な配慮がない。
ＬＳＩの微細化についても十分な配慮がない。
本発明の目的は、製造工程を短縮するに好適な半導体装
置の構造とその製造方法を提供することにある。
置の構造とその製造方法を提供することにある。
本発明の他の目的は、バイポーラ素子とＭＯ３ＦＥＴ素
子とが混在する回路の微細化に好適な半導体装置の構造
とその製造方法を提供することにある。
子とが混在する回路の微細化に好適な半導体装置の構造
とその製造方法を提供することにある。
本発明のさらに他の目的は、Ｉ、ＳＩに好適なバイポー
ラ素子の新規な構造とその製造方法を提供することにあ
る。
ラ素子の新規な構造とその製造方法を提供することにあ
る。
上記目的は、バイポーラ素子の構造およびその製造方法
をＭＯＳＦＥＴ素子のそれと共通化を図ることによって
達成される。
をＭＯＳＦＥＴ素子のそれと共通化を図ることによって
達成される。
具体的には１Ｍ０５ＦＴ４Ｔ素子のゲート絶縁瞑の少な
くとも一部を除去した構造のバイポーラ素子を採用する
ことである。
くとも一部を除去した構造のバイポーラ素子を採用する
ことである。
バイポーラ素子の構造をＭＯ３Ｆ［Ｔｉ子と類似した構
造とすれば、バイポーラ素子を形成するためには、ＭＯ
３Ｆ［ｌＥＴ素子の製造工程と類似の工程を用いること
ができる。
造とすれば、バイポーラ素子を形成するためには、ＭＯ
３Ｆ［ｌＥＴ素子の製造工程と類似の工程を用いること
ができる。
したがって、バイポーラ素子とＭＯ５ＦＥＴｌｉ４子と
を混在するＬＳＩにおいては、それぞれの素子間の製造
工程の共通化が図れるため、ｆＸＪ造工程の短縮化が図
れる。
を混在するＬＳＩにおいては、それぞれの素子間の製造
工程の共通化が図れるため、ｆＸＪ造工程の短縮化が図
れる。
また、ＭＯ５ＦＥＴ素子の微細化技術を応用することが
可能となり、横型バイポーラ素子の微細化が達成できる
。
可能となり、横型バイポーラ素子の微細化が達成できる
。
さらに、エビタキシャル工程を省略できるので、製造工
程の短縮化が達成できる。
程の短縮化が達成できる。
一以下１本発明の実施例および変形例を図面を用いて説
明する。
明する。
本発明の横型バイポーラの構造の一実施例を第１図に示
す、第１図に示した横型バイポーラは、従来の縦型バイ
ポーラ素子のコレクタとして使用されるｎ÷埋込層を設
けないのみではなく。
す、第１図に示した横型バイポーラは、従来の縦型バイ
ポーラ素子のコレクタとして使用されるｎ÷埋込層を設
けないのみではなく。
ＭＯ５ＦＥＴ作製工程とバイポーラ作製工程を最大限に
共通化している。つまり、バイポーラＭ 子（７）ベー
ス領域２は、ｎ型ＭＯ５ＦＩＥＴが形成されるＰＷＥ
Ｌ Ｌを形成するためのＰ Ｗ Ｉ’： Ｌ Ｌインプ
ラ工程で形成される、またバイポーラ素子エミツタ層１
及びコレクタ高濃度層４はＭＯ５ＦＥＴソース、ドレイ
ンを形成する工程と共通化している。さらに、バイポー
ラ素子のコレクタ低濃度層３は、ｎ型ＭＯ３ＦＩＩ！Ｔ
のＬＤＤ構造における低濃度層を形成するｎ″″″イン
プラ工程通化している。以上のように、本実施例におけ
るｎｐｎバイポーラは、ｎ型ＭＯ３ＦＥＴのゲート電極
となるｎ十多結晶Ｓｉをｐ十多結晶Ｓｉ５に匿き換え、
ＭＯＳＦＥＴのゲート酸化膜に相当する酸化膜を形成し
ないことを除いてはほぼｎ型ＭＯ３Ｆ’ＥＴの作製プロ
セスと共通化できている。
共通化している。つまり、バイポーラＭ 子（７）ベー
ス領域２は、ｎ型ＭＯ５ＦＩＥＴが形成されるＰＷＥ
Ｌ Ｌを形成するためのＰ Ｗ Ｉ’： Ｌ Ｌインプ
ラ工程で形成される、またバイポーラ素子エミツタ層１
及びコレクタ高濃度層４はＭＯ５ＦＥＴソース、ドレイ
ンを形成する工程と共通化している。さらに、バイポー
ラ素子のコレクタ低濃度層３は、ｎ型ＭＯ３ＦＩＩ！Ｔ
のＬＤＤ構造における低濃度層を形成するｎ″″″イン
プラ工程通化している。以上のように、本実施例におけ
るｎｐｎバイポーラは、ｎ型ＭＯ３ＦＥＴのゲート電極
となるｎ十多結晶Ｓｉをｐ十多結晶Ｓｉ５に匿き換え、
ＭＯＳＦＥＴのゲート酸化膜に相当する酸化膜を形成し
ないことを除いてはほぼｎ型ＭＯ３Ｆ’ＥＴの作製プロ
セスと共通化できている。
本発明のバイポーラとｎ型ＭＯＳＦＥＴ、 ｐ型ＭＯ５
ＦＥＴを同時に形成する概略工程をゲート電極多結晶Ｓ
ｉ加工工程までについて第１５図に示す。第１５図（ａ
）に示すように、５ｉＯｚ層６で素子分離を行ない、多
結晶５ｉ１６を堆積する。しかる後に、バイポーラ９と
なる部分以外をホトレジスト１７でカバーしてｐ÷イン
プラ（Ｂ＋、１３Ｋ ｅ Ｖ、 ３ Ｘ １０１８／ｃ
ｍ２）を行なう（第１５図（ｂ））。
ＦＥＴを同時に形成する概略工程をゲート電極多結晶Ｓ
ｉ加工工程までについて第１５図に示す。第１５図（ａ
）に示すように、５ｉＯｚ層６で素子分離を行ない、多
結晶５ｉ１６を堆積する。しかる後に、バイポーラ９と
なる部分以外をホトレジスト１７でカバーしてｐ÷イン
プラ（Ｂ＋、１３Ｋ ｅ Ｖ、 ３ Ｘ １０１８／ｃ
ｍ２）を行なう（第１５図（ｂ））。
さらに、今度はバイポーラ部をホトレジスト１７でカバ
ーして、ｆｉ＋インプラ（Ａ ｓ＋、 ８０ Ｋ ｅ
Ｖ。
ーして、ｆｉ＋インプラ（Ａ ｓ＋、 ８０ Ｋ ｅ
Ｖ。
５ Ｘ １０１１Ｉ／ｃｍ”）を行なう（第１５図（Ｃ
））。
））。
そして、ＭＯＳＦＥＴのゲート電極加工と同時に、バイ
ポーラ９のベース電極を加工する（第１５図（ｄ））。
ポーラ９のベース電極を加工する（第１５図（ｄ））。
なお、第１５図において、ｐ型ＭＯ５ＦＥＴ Ｉ Ｏの
ゲート電極多結晶Ｓｉはｎ÷多結晶Ｓｉ２０となってい
るがｐ十多結晶Ｓｉ５としてもよい。
ゲート電極多結晶Ｓｉはｎ÷多結晶Ｓｉ２０となってい
るがｐ十多結晶Ｓｉ５としてもよい。
また、第１５図（ｄ）′に示したように、グーｌ−電極
、ベース電極多結晶Ｓｉ加工時に、基板単結晶Ｓｉもエ
ツチングし凹部をベース電極両側に形成しバイポーラ部
とする構造も考えられる。この場合、 ＭＯＳＦＥＴ部
は、ゲート酸化膜が多結晶Ｓｉ２０の下に存在するので
その部分のｕ仮ｓｉはエツチングされない。ベース電極
形成後のバイポーラ製造プロセスの概略については第３
図に示す。
、ベース電極多結晶Ｓｉ加工時に、基板単結晶Ｓｉもエ
ツチングし凹部をベース電極両側に形成しバイポーラ部
とする構造も考えられる。この場合、 ＭＯＳＦＥＴ部
は、ゲート酸化膜が多結晶Ｓｉ２０の下に存在するので
その部分のｕ仮ｓｉはエツチングされない。ベース電極
形成後のバイポーラ製造プロセスの概略については第３
図に示す。
また、第１図に示したｎ Ｐ ｎバイポーラで構成した
ＢｉＣＭＯ５ＤＲＡＭの基本構造を第４図に示す。
ＢｉＣＭＯ５ＤＲＡＭの基本構造を第４図に示す。
第３図の工程では、ＬＯＧＯ５膜である５ｉｎｚ層６に
囲まれて、導電型がｐ型であるウェル（ＰＷＥＬＬ）を
形成後、 ＭＯＳＦＥＴ （図示していない）のゲート
電極と同じ工程でつくられる、多結晶シリコン膜５をマ
スクに、ｎ−層を形成する。
囲まれて、導電型がｐ型であるウェル（ＰＷＥＬＬ）を
形成後、 ＭＯＳＦＥＴ （図示していない）のゲート
電極と同じ工程でつくられる、多結晶シリコン膜５をマ
スクに、ｎ−層を形成する。
その後多結晶シリコン膜５のサイドウオールとなるＳｉ
Ｏ２膜６を形成したのち、ホトレジスト８および５ｉＯ
ｚ膜６をマスクに、ｎ型の高濃度層をＡｓ＋イオン打ち
込みで形成した。
Ｏ２膜６を形成したのち、ホトレジスト８および５ｉＯ
ｚ膜６をマスクに、ｎ型の高濃度層をＡｓ＋イオン打ち
込みで形成した。
第４図は１本発明のバイポーラ素子を用いて、ｎｉｃＭ
ＯｓのＤＲＡＭを構成したものの断面図の一部である。
ＯｓのＤＲＡＭを構成したものの断面図の一部である。
図面中、符号９の示す領域は、バイポーラ素子領域であ
り、第１図又は第３図に示した構造のＰｖＥＬＬ Ｂ
中にバイポーラ素子が形成されている。符号１０の示す
領域は、ＮｔｉｌＥＬＬ １３ 中に形成されたｐ型Ｍ
ＯＳＦＥＴであり、符号１１の示す領域は、ｎ型ＭＯ３
ＦｔＥＴであり、符号１２の示す領域は、ｎ型Ｍ ＯＳ
Ｆ Ｅ ’Ｉ’とキャパシタとからなるメモリーセル
である。このｎ型Ｍ ＯＳ ＦＩＥ Ｔ領域１１とメモ
リ１２は同じＰＷＥＬＬ ８の中に形成されている。
り、第１図又は第３図に示した構造のＰｖＥＬＬ Ｂ
中にバイポーラ素子が形成されている。符号１０の示す
領域は、ＮｔｉｌＥＬＬ １３ 中に形成されたｐ型Ｍ
ＯＳＦＥＴであり、符号１１の示す領域は、ｎ型ＭＯ３
ＦｔＥＴであり、符号１２の示す領域は、ｎ型Ｍ ＯＳ
Ｆ Ｅ ’Ｉ’とキャパシタとからなるメモリーセル
である。このｎ型Ｍ ＯＳ ＦＩＥ Ｔ領域１１とメモ
リ１２は同じＰＷＥＬＬ ８の中に形成されている。
第２図に示した縦型バイポーラ素子と本発明の横型バイ
ポーラ素子を比較すると、各々に長所ならびに短所があ
る。縦型バイポーラ素子は、エミッタ、ベース及びコレ
クタ幅をインプラ及び熱拡散で制御できるために非常に
小さくでき、バイポーラ素子の動作を高速化（高ｆｔ化
）できる、という長所を持つ０反面、コレクタ電流を引
き出すためにｎ十埋込層（ｎｐｎバイポーラ）が必要で
あり、これを作製するコストが非常に高く、また素子特
性上もコレクタ抵抗が比較的大きいという欠点を持つ、
一方１本発明の横型バイポーラ素子の場合にはコレクタ
電流の主成分はＳｉ基板面に平行であるために、ｎ÷埋
込層を必要とせず、作製コストが小さく、素子特性上も
コレクタ抵抗が小さいという長所を持つ。しかしながら
、エミッタ、ベース及びコレクタ幅はホトマスク寸法で
決まり、縦型と比べて小さくできないために、高速化で
きない、という短所を持つ、特に、ベース幅をホトマス
クの最小寸法以下に小さくできないために高ｆｔ化は非
常に困難であると考えられてきた。
ポーラ素子を比較すると、各々に長所ならびに短所があ
る。縦型バイポーラ素子は、エミッタ、ベース及びコレ
クタ幅をインプラ及び熱拡散で制御できるために非常に
小さくでき、バイポーラ素子の動作を高速化（高ｆｔ化
）できる、という長所を持つ０反面、コレクタ電流を引
き出すためにｎ十埋込層（ｎｐｎバイポーラ）が必要で
あり、これを作製するコストが非常に高く、また素子特
性上もコレクタ抵抗が比較的大きいという欠点を持つ、
一方１本発明の横型バイポーラ素子の場合にはコレクタ
電流の主成分はＳｉ基板面に平行であるために、ｎ÷埋
込層を必要とせず、作製コストが小さく、素子特性上も
コレクタ抵抗が小さいという長所を持つ。しかしながら
、エミッタ、ベース及びコレクタ幅はホトマスク寸法で
決まり、縦型と比べて小さくできないために、高速化で
きない、という短所を持つ、特に、ベース幅をホトマス
クの最小寸法以下に小さくできないために高ｆｔ化は非
常に困難であると考えられてきた。
ＯｉＣＭＯ５ＬＳＩの動作速度は、バイポーラ素子のｆ
ｒに大きく依存するとこれまで考えられバイポーラ素子
を横型にすると前述のようにベース幅を十分には縮小で
きず高ｆｔ化が図れないので動作速度は大幅に減少して
しまう、と考えられてきた。
ｒに大きく依存するとこれまで考えられバイポーラ素子
を横型にすると前述のようにベース幅を十分には縮小で
きず高ｆｔ化が図れないので動作速度は大幅に減少して
しまう、と考えられてきた。
しかしながら、縦型バイポーラのベース幅を変化させて
、第５図に示すような［ｌｉＣＭＯＳゲート回ｔｌ１段
当りの遅延時間を調べたところ、ベース幅０．６μｍ程
度までは遅延時間は増大しないことを発見した。これは
以下のように考えれば理解できる。
、第５図に示すような［ｌｉＣＭＯＳゲート回ｔｌ１段
当りの遅延時間を調べたところ、ベース幅０．６μｍ程
度までは遅延時間は増大しないことを発見した。これは
以下のように考えれば理解できる。
これまでのｌｌｉｃＭＯｓゲートのｆｔ依存性をシミュ
レーションにより予測する場合、ｆＴは不純物分布（キ
ャリア分布ではない。）で決定される値を使用してきた
。従って、不純物分布で決定されるベース幅が小さくな
ればなるほどＢ１ＣＭＯＳゲートの遅延時間は減少する
と考えられてきた。しかしながら、実際にはＢ１ＣＭＯ
Ｓゲートのバイポーラは過渡動作し、この場合、バイポ
ーラには瞬時に多量のキャリアが流れカーク（に１ｒｋ
）効果（ベース・ブツシュアウト）が激しく起こるため
に実際のベース幅は大幅に増大している。よって、不純
物分布で決定されるベース幅には大きく依存しないと考
えられる。
レーションにより予測する場合、ｆＴは不純物分布（キ
ャリア分布ではない。）で決定される値を使用してきた
。従って、不純物分布で決定されるベース幅が小さくな
ればなるほどＢ１ＣＭＯＳゲートの遅延時間は減少する
と考えられてきた。しかしながら、実際にはＢ１ＣＭＯ
Ｓゲートのバイポーラは過渡動作し、この場合、バイポ
ーラには瞬時に多量のキャリアが流れカーク（に１ｒｋ
）効果（ベース・ブツシュアウト）が激しく起こるため
に実際のベース幅は大幅に増大している。よって、不純
物分布で決定されるベース幅には大きく依存しないと考
えられる。
以上のように１例えばベース幅〜０．８μｍは、０．５
μｍプロセスで本発明の横型バイポーラでも容易に達成
でき、動作速度に関しても所定ベース幅の横型バイポー
ラであれば、欠点にならない。
μｍプロセスで本発明の横型バイポーラでも容易に達成
でき、動作速度に関しても所定ベース幅の横型バイポー
ラであれば、欠点にならない。
従って、Ｂ１ＣＭＯＳゲートを構成するバイポーラを本
発明の横型バイポーラとすれば、ＣＭＯ８工程が利用で
きるので１価格は０ＭＯ８なみて動作速度は０ＭＯ８よ
りも速υ）ｎｉｃＭＯｓ ＬＳＩが作製できる。
発明の横型バイポーラとすれば、ＣＭＯ８工程が利用で
きるので１価格は０ＭＯ８なみて動作速度は０ＭＯ８よ
りも速υ）ｎｉｃＭＯｓ ＬＳＩが作製できる。
第１図及び第３図に示した構造の横型バイポーラトラン
ジスタをＭＯＳＦＥＴの作製プロセスと共通化しながら
作製した一実施例を第６図によりさらに詳しく、説明す
る。
ジスタをＭＯＳＦＥＴの作製プロセスと共通化しながら
作製した一実施例を第６図によりさらに詳しく、説明す
る。
第６図（ａ）、（ｂ）に示すように、まずｎ型Ｓｉ基板
７にｎ型１’１Ｏ５ＦＥＴを作製するため（７） Ｐｖ
ＩＥＬＬインプラ（Ｂ÷イオンを、打ち込みエネルギー
１３ＫｅＶでドーズ量４ Ｘ １０ ”７０ｍ”で打ち
込む、）を行なって、ベース形成領域８としたのちに、
素子分離のための５ｉＯｚ層６を形成する。
７にｎ型１’１Ｏ５ＦＥＴを作製するため（７） Ｐｖ
ＩＥＬＬインプラ（Ｂ÷イオンを、打ち込みエネルギー
１３ＫｅＶでドーズ量４ Ｘ １０ ”７０ｍ”で打ち
込む、）を行なって、ベース形成領域８としたのちに、
素子分離のための５ｉＯｚ層６を形成する。
次に同図（０）に示すようにノンドープ多結晶Ｓｉ＆０
．２ｐｍ堆積し、ＭＯ３Ｆ［Ｔにおけるゲート電極加工
と同じホト工程で幅０．５μｍに加工する。さらに、ｎ
型ＭＯ３ＦＥＴのＬＤＤ形成工程であるｎ−インプラ（
ｐ＋イオンを打ち込みエネルギー８０ＫｅＶ、 ドーズ
量Ｉ Ｘ １０ ”／ｃｔａ２で打ち込む）を行ないコ
レクタ低濃度領域を形成する。続いて同図（ｄ）に示す
ように５多−結晶Ｓｉ １Ｇ及びコレクタ低濃度層３と
なる部分をホトレジスト１７でカバーした後に、ＭＯ５
Ｆ［Ｔのソース、ドレイン形成と同様にｎ＋インプラ（
Ａｓ＋イオン、打ち込みエネルギー８０ＫｅＶ、ドーズ
量５Ｘ１０１’／ｃ＋ａ”）をおこないエミッタ１及び
コレクタ高濃度層４とする。第６図（ｅ）はベース電極
引き出しのためのｐ÷多結晶Ｓｉを形成する工程であり
、多結晶Ｓｉ １６以外をホトレジスト１７でカバーし
たのちにｐ＋インプラ（Ｂ＋イオン、打ち込みエネルギ
ー１３ＫｅＶ、 ドーズ量３Ｘ１０”／Ｃ１１２）を行
なっている。以」−のような工程でベース引き出し電極
をＰ＋型の多結晶Ｓｉ５とした第６図（ｆ）に示す横型
バイポーラを作製できた。なお、同図に示すように、最
小線幅０．５μｍの加工で、不純物の横方向の拡がりに
よりベース幅約０．３μｍの横型バイポーラが作製でき
た０図中ｐ÷多結晶Ｓｉ５の下部には、このｐ十多結晶
系Ｓｉ５から拡散した不純物によって、ｐ÷層が形成さ
れている。
．２ｐｍ堆積し、ＭＯ３Ｆ［Ｔにおけるゲート電極加工
と同じホト工程で幅０．５μｍに加工する。さらに、ｎ
型ＭＯ３ＦＥＴのＬＤＤ形成工程であるｎ−インプラ（
ｐ＋イオンを打ち込みエネルギー８０ＫｅＶ、 ドーズ
量Ｉ Ｘ １０ ”／ｃｔａ２で打ち込む）を行ないコ
レクタ低濃度領域を形成する。続いて同図（ｄ）に示す
ように５多−結晶Ｓｉ １Ｇ及びコレクタ低濃度層３と
なる部分をホトレジスト１７でカバーした後に、ＭＯ５
Ｆ［Ｔのソース、ドレイン形成と同様にｎ＋インプラ（
Ａｓ＋イオン、打ち込みエネルギー８０ＫｅＶ、ドーズ
量５Ｘ１０１’／ｃ＋ａ”）をおこないエミッタ１及び
コレクタ高濃度層４とする。第６図（ｅ）はベース電極
引き出しのためのｐ÷多結晶Ｓｉを形成する工程であり
、多結晶Ｓｉ １６以外をホトレジスト１７でカバーし
たのちにｐ＋インプラ（Ｂ＋イオン、打ち込みエネルギ
ー１３ＫｅＶ、 ドーズ量３Ｘ１０”／Ｃ１１２）を行
なっている。以」−のような工程でベース引き出し電極
をＰ＋型の多結晶Ｓｉ５とした第６図（ｆ）に示す横型
バイポーラを作製できた。なお、同図に示すように、最
小線幅０．５μｍの加工で、不純物の横方向の拡がりに
よりベース幅約０．３μｍの横型バイポーラが作製でき
た０図中ｐ÷多結晶Ｓｉ５の下部には、このｐ十多結晶
系Ｓｉ５から拡散した不純物によって、ｐ÷層が形成さ
れている。
上記した製造工程では、ｐ◆インプラ工程を最後に行っ
ているが、最初に行ってもよい。
ているが、最初に行ってもよい。
つまり、第１１面に示す工程となる。すなわち、第６図
（ｂ）に相当する工程（第１１図（ａ）参照）の後に、
多結晶Ｓｉ １６を堆積し、加工されて残る部分の周辺
以外をホトレジスト１７でカバーしてｐ＋インプラ（１
３÷イオン、打ち込みエネルギー１３ＫｅＶ、ドーズ量
３ Ｘ １０ Ｋ５／ ｃ＋ａ”）を行なう（第１１図
（ｂ））。しかるのち、ｐ十多結晶Ｓｉ５を加工し、ｎ
−インプラ（ｐ＋イオン。
（ｂ）に相当する工程（第１１図（ａ）参照）の後に、
多結晶Ｓｉ １６を堆積し、加工されて残る部分の周辺
以外をホトレジスト１７でカバーしてｐ＋インプラ（１
３÷イオン、打ち込みエネルギー１３ＫｅＶ、ドーズ量
３ Ｘ １０ Ｋ５／ ｃ＋ａ”）を行なう（第１１図
（ｂ））。しかるのち、ｐ十多結晶Ｓｉ５を加工し、ｎ
−インプラ（ｐ＋イオン。
打ち込みエネルギー８０ＫｅＶ、ドーズ１１３ｘ１０皇
３／ｃ＋ｍ”）を行なう（第１１図（Ｃ））。
３／ｃ＋ｍ”）を行なう（第１１図（Ｃ））。
以上の工程でＰ十多結晶Ｓｉ５を形成し、ベース電極と
し、第６図（ｄ）に示した工程を行ない、餉６図（ｅ）
に示した工程を削除して、第６図（ｆ）に示した完成品
に至る。Ｂ ＬＣＭＯＳゲートの遅延時間は０．６μｍ
程度までは増大せず、上記本実施例の横型バイポーラで
も従来の縦型バイポーラ（ベース幅約０．２μｍ）と比
べてＢｉＣＭＯ３ＬＳＩのアクセス時間は増大しない。
し、第６図（ｄ）に示した工程を行ない、餉６図（ｅ）
に示した工程を削除して、第６図（ｆ）に示した完成品
に至る。Ｂ ＬＣＭＯＳゲートの遅延時間は０．６μｍ
程度までは増大せず、上記本実施例の横型バイポーラで
も従来の縦型バイポーラ（ベース幅約０．２μｍ）と比
べてＢｉＣＭＯ３ＬＳＩのアクセス時間は増大しない。
実際、横型バイポーラで１Ｍｂｉｔ旧ＣＭＯ５ＤＲＡＭ
を作製したところ、アクセス時間は２５ ｎ ｓとなり
、ベース幅約０．２μｍの従来の縦型バイポーラで構成
した場合の２４ｎｓと比べて、はぼ同様のスピードが得
られた。
を作製したところ、アクセス時間は２５ ｎ ｓとなり
、ベース幅約０．２μｍの従来の縦型バイポーラで構成
した場合の２４ｎｓと比べて、はぼ同様のスピードが得
られた。
第６図におけるｎ−層は、ベース・コレクタ接合の空乏
層が主にコレクタ側に延びるようにして耐圧を確保する
ことが目的である。
層が主にコレクタ側に延びるようにして耐圧を確保する
ことが目的である。
第６図に示した構造のバイポーラ以外にも様々な構造の
横型バイポーラの構造が考えられる。第７図は、第１図
の構造からｎ−層を削除した構造である。つ・まり、コ
レクタ低濃度層は存在せず高濃度層のみである。この場
合は、ベース・コレクタ空乏層はベース側へ伸びるので
耐圧確保のためにベース幅を０．７μｍ と大きくして
いる。ｎ″″層がないためエミッタ注入効率を上げるこ
とができる。
横型バイポーラの構造が考えられる。第７図は、第１図
の構造からｎ−層を削除した構造である。つ・まり、コ
レクタ低濃度層は存在せず高濃度層のみである。この場
合は、ベース・コレクタ空乏層はベース側へ伸びるので
耐圧確保のためにベース幅を０．７μｍ と大きくして
いる。ｎ″″層がないためエミッタ注入効率を上げるこ
とができる。
第８図はベース電極引き出し層としてＰ＋ｐｏｔｙＳｉ
を用いず、同図（ｂ）に示すようにｐ◆の外部ベース領
域１８を形成しベースｆｔ電極引き出し層としている。
を用いず、同図（ｂ）に示すようにｐ◆の外部ベース領
域１８を形成しベースｆｔ電極引き出し層としている。
バイポーラ真性部の断面構造は同図（ａ）に示すように
、ベース抵抗を低減するために、埋込みＰ＋領域１９を
形成しであること以外は第１図に示した構造と同様であ
る。
、ベース抵抗を低減するために、埋込みＰ＋領域１９を
形成しであること以外は第１図に示した構造と同様であ
る。
゛第７図において、ｐ◆多結晶Ｓｉの両側のｎ−領域を
削除しているが、エミッタ側のｎ−領域のみを削除した
第９図の構造でもよい。第６図において、ベース引き出
しのｐ÷領領域、エミッタのｎ″″″領域合させるよう
にしているのは、ベース・エミッタ間耐圧向−Ｌと、ベ
ース・エミッタ接合容量低減を目的としているが、これ
らが必要としない場合には、第９図の構造が考えられる
。
削除しているが、エミッタ側のｎ−領域のみを削除した
第９図の構造でもよい。第６図において、ベース引き出
しのｐ÷領領域、エミッタのｎ″″″領域合させるよう
にしているのは、ベース・エミッタ間耐圧向−Ｌと、ベ
ース・エミッタ接合容量低減を目的としているが、これ
らが必要としない場合には、第９図の構造が考えられる
。
さらに、これまでの実施例ではｎ−領域の深さはｎ÷領
領域深さよりも浅くなっていたが、バイポーラの特性を
向上させるためには、第１０図に示すようにｎ中領域の
深さをできるだけ深くシ。
領域深さよりも浅くなっていたが、バイポーラの特性を
向上させるためには、第１０図に示すようにｎ中領域の
深さをできるだけ深くシ。
ｎ÷領領域同じ程度にした構造がよい。
さらに、第１２図に示した構造は、エミツタ層１の両側
に、ベース領域２、及び【）÷多結晶Ｓｉ５を配置し、
さらにその両側にコレクタ高濃度層４を配置した構造の
横型バイポーラである。つまり、ダブルベース、及びダ
ブルコレクタ構造のバイポーラである。このような構造
にすると、これまで示した実施例では、エミッタ１は片
側（ベース電極側）しか働いていなかったが、両側が働
くことになり、ｆＩｉ流駆流力動力大が期待できる。
に、ベース領域２、及び【）÷多結晶Ｓｉ５を配置し、
さらにその両側にコレクタ高濃度層４を配置した構造の
横型バイポーラである。つまり、ダブルベース、及びダ
ブルコレクタ構造のバイポーラである。このような構造
にすると、これまで示した実施例では、エミッタ１は片
側（ベース電極側）しか働いていなかったが、両側が働
くことになり、ｆＩｉ流駆流力動力大が期待できる。
次に、第１３図に示した実施例は同図（ｆ）′に示した
ように、エミッタ１側のベース領域をＰＷＥＬＬ濃度よ
りも高濃度とした構造のバイポーラである。この構造は
、第６図（ｄ）に示した工程の後に、第１３図（ａ）に
示すように、ベース側のエミッタ領域１以外をホトレジ
スト１７でカバーして、ｐ＋インプラ（Ｂ＋イオン、打
ち込みエネルギー２０ Ｋ ｅ Ｖ 、ドーズｊｉａｘ
ｌｏ”／ｃｍ”）をすることにより、作製される。エミ
ッタ領域に打ち込まれるＢ＋イオンは、Ａｓよりも拡散
定数が大きいために、第１３図（ｂ）に示すように構造
になる。第１３図に示した実施例は、第６図の構造の変
形例であるが、このようにｐ中領域をエミッタ側のベー
スに形成する構造は、第７゜８．９，１０．１２図に示
した実施例においてもあてはまる。
ように、エミッタ１側のベース領域をＰＷＥＬＬ濃度よ
りも高濃度とした構造のバイポーラである。この構造は
、第６図（ｄ）に示した工程の後に、第１３図（ａ）に
示すように、ベース側のエミッタ領域１以外をホトレジ
スト１７でカバーして、ｐ＋インプラ（Ｂ＋イオン、打
ち込みエネルギー２０ Ｋ ｅ Ｖ 、ドーズｊｉａｘ
ｌｏ”／ｃｍ”）をすることにより、作製される。エミ
ッタ領域に打ち込まれるＢ＋イオンは、Ａｓよりも拡散
定数が大きいために、第１３図（ｂ）に示すように構造
になる。第１３図に示した実施例は、第６図の構造の変
形例であるが、このようにｐ中領域をエミッタ側のベー
スに形成する構造は、第７゜８．９，１０．１２図に示
した実施例においてもあてはまる。
この２つの場合の、エミッタ・ベース、コレクタの不純
物濃度を第１４図に示す。まず、第１４図中Ａで示した
不純物濃度分布の場合、ベース濃度、つまりＰＷＥＬ濃
度は約Ｉ Ｘ １０１７／ｃｓ３であり、この場合のｐ
中領域を形成する目的は、ベース不純物濃度に勾配を持
たせ、ドリフ１−型の１〜ランジスタにすることである
６次にＢで示す不純物濃度分布の場合ベース濃度は約Ｉ
Ｘ １０１Ｂ／ ｃｍ’であり、この場合、濃度が約
Ｉ Ｘ Ｉ Ｏ１６／ｃａｎ”の領域は空乏化してしま
い、ベースとして働く領域（つまり、中性ベース領域）
は、エミッタ側のｐ中層のみであり、約Ｏ０［１である
。つまり、このような不純物分布とすると、最大遮断周
波数ｆ Ｔｍａｘは約１０ Ｇ １１ ｚとなり、ｆｒ
が動作速度を決定する重要因子となるＥＣＩ、ゲート領
域に使用できる。よって１曲線Ｂで示す不純物濃度分布
にした場合の効果は、小信号動作させるゲート回路にも
使用できるように高ｆＴ化できることにある。
物濃度を第１４図に示す。まず、第１４図中Ａで示した
不純物濃度分布の場合、ベース濃度、つまりＰＷＥＬ濃
度は約Ｉ Ｘ １０１７／ｃｓ３であり、この場合のｐ
中領域を形成する目的は、ベース不純物濃度に勾配を持
たせ、ドリフ１−型の１〜ランジスタにすることである
６次にＢで示す不純物濃度分布の場合ベース濃度は約Ｉ
Ｘ １０１Ｂ／ ｃｍ’であり、この場合、濃度が約
Ｉ Ｘ Ｉ Ｏ１６／ｃａｎ”の領域は空乏化してしま
い、ベースとして働く領域（つまり、中性ベース領域）
は、エミッタ側のｐ中層のみであり、約Ｏ０［１である
。つまり、このような不純物分布とすると、最大遮断周
波数ｆ Ｔｍａｘは約１０ Ｇ １１ ｚとなり、ｆｒ
が動作速度を決定する重要因子となるＥＣＩ、ゲート領
域に使用できる。よって１曲線Ｂで示す不純物濃度分布
にした場合の効果は、小信号動作させるゲート回路にも
使用できるように高ｆＴ化できることにある。
第６図に示した実施例では、ベース幅を０．３μｍとし
たが、ベース幅は０．６μｍ以下であればよい、また、
ベースのパンチスルーが発生しないためにはベース幅が
０．５μ！ｎ以上である必要がある０以上の観点からベ
ース幅は０．０５〜０．６μｍの間が望ましい。
たが、ベース幅は０．６μｍ以下であればよい、また、
ベースのパンチスルーが発生しないためにはベース幅が
０．５μ！ｎ以上である必要がある０以上の観点からベ
ース幅は０．０５〜０．６μｍの間が望ましい。
上記実施例では、ｎｐｎバイポーラ素子に関して説明し
たが、ｐｎｐバイポーラ素子においても同様である。
たが、ｐｎｐバイポーラ素子においても同様である。
ｎ十埋込み層をＳｉ基板に形成するためには１０工程を
必要とし、旧ＣＭＯ８ＤＲＡＭを作製するための約１０
０工程の中で１割程度を占めている。
必要とし、旧ＣＭＯ８ＤＲＡＭを作製するための約１０
０工程の中で１割程度を占めている。
ＣＭＯ３ＤＲＡＭの場合は約９０工程であり、ｎ十埋込
層を形成するか、しないかがコストを決定する上で重要
である０本実施例に示したように、ＢｉＣＭＯ５ＬＳＩ
を作製するためにｎ◆埋込層を必要としないで、上記ｌ
Ｏ工程を削除することができ、ＢｉＣＭＯ３ＬＳＩのコ
ストを大幅に低下させる効果がある。
層を形成するか、しないかがコストを決定する上で重要
である０本実施例に示したように、ＢｉＣＭＯ５ＬＳＩ
を作製するためにｎ◆埋込層を必要としないで、上記ｌ
Ｏ工程を削除することができ、ＢｉＣＭＯ３ＬＳＩのコ
ストを大幅に低下させる効果がある。
また１本実施例で示したように、バイポーラ素子はｎ型
ＭＯＳＦＥＴのゲート絶縁暎を削除し、ｎ＋多結晶５ｉ
ｉｒｐ◆多結晶Ｓｉに置き換えたＭＯＳ型のバイポーラ
であるので、バイポーラ作製工程とＭＯ５作製工程を最
大限に共通化できる、という効果もある。なお、ｐ＋多
結晶Ｓｉをｐ÷多多結Ｓ−ｉを含んだシリサイドとの複
合膜としてもよい。
ＭＯＳＦＥＴのゲート絶縁暎を削除し、ｎ＋多結晶５ｉ
ｉｒｐ◆多結晶Ｓｉに置き換えたＭＯＳ型のバイポーラ
であるので、バイポーラ作製工程とＭＯ５作製工程を最
大限に共通化できる、という効果もある。なお、ｐ＋多
結晶Ｓｉをｐ÷多多結Ｓ−ｉを含んだシリサイドとの複
合膜としてもよい。
また、金属を直接Ｓｉに接続する場合には、ｐ型Ｓｉと
オーミック接合をとれるようにすればよい。
オーミック接合をとれるようにすればよい。
また、第２図、第４図に示したように１本実施例ではＢ
ｉＣＭＯ５ＬＳＩはＤＲＡＭについてしか示していない
が１本発明はＢｉＣＭＯ３ＳＩＩＡＭ、 Ｂ１ＣＭＯＳ
ロジック等、バイポーラとＭＯＳＦＥＴを同一チップ上
で製造したＬＳＩすべてに対して効果があることは明ら
かである。
ｉＣＭＯ５ＬＳＩはＤＲＡＭについてしか示していない
が１本発明はＢｉＣＭＯ３ＳＩＩＡＭ、 Ｂ１ＣＭＯＳ
ロジック等、バイポーラとＭＯＳＦＥＴを同一チップ上
で製造したＬＳＩすべてに対して効果があることは明ら
かである。
また、ＭＯＳＦＥＴが構成要素に含まれていなくても、
バイポーラを飽和動作で使用するＬＳＩ、例えばＴ ’
ｌ’ Ｌ等にも本発明は適用できる。
バイポーラを飽和動作で使用するＬＳＩ、例えばＴ ’
ｌ’ Ｌ等にも本発明は適用できる。
本発明によれば、バイポーラ素子とＭＯＳＦＥＴとが混
在する回路の製造工程の簡略化が達成できる。
在する回路の製造工程の簡略化が達成できる。
第１図は本発明の特徴を示しているバイポーラ構造を示
した図、第２図は従来のＢｉＣＭＯ５ＤＲＡＭの基本構
造を示す断面図、第３図は第１図の構造を作製する工程
の概略図、第４図は第１図のバイポーラで構成した１３
ｉＣＭＯ５ＤＲＡＭの基本構造を示す断面図、第５図は
Ｂ１ＣＭＯＳゲーｉ・の遅延時間を測定するための回路
を示す。第６図は第１図の構造バイポーラの作製工程を
示す図、第７図、第８図、第９図、第１０図、第１１図
、第１２図、第１３図および第１５図は本発明のその他
の実施例を示した装置断面図である。第１４図は、第１
３図に示した装置の不純物濃度分布を示した図である。 １・・・エミッタ、２・・・ベース、３・・・コレクタ
低濃度層、４・・・コレクタ高濃度層、５・・・ｐ中長
結晶Ｓｉ、６−８ｉＯ２層、７− ｎ型Ｓｉ基板、 ８
−ＰＩｉＩＣＬＬ、９・・・バイポーラ、 １０ ・
Ｐ ｙ！：！ＭＯ５ＦＥＴ、ＩＬ−ｎ）Ｊ１ＭＯ５ＦＥ
Ｔ、 １２・・・メモリーセル、１３・・・ＮＷＥＬＬ
。 １４・・・ｐ÷埋込層、１５・・・ｎ÷埋込層、１６・
・・多結晶Ｓｉ、１８・・・外部ベース領域、１９・・
・埋込みｐ÷領領域２０・・・ｎ÷型多結晶Ｓｉ。 第 １ 目 ＶＣＣ 工 早 ６１２］ 奉 ６Ｉ！］ 率 ７ 目 第 ８１２！Ｉ （ｂ） 早［株］目 孕 ９ 口 早 １０ 口 −正：１ｉ（Ｐｉ’ｔ） 手続補正書（方式） ｕ（（＠’？３Ｉｆ−” ＋１” ９ＩＩ特ｌｉｔ庁長
官吉田文毅殿 °１９件の表示 昭和６３年特許願第 ３９４４５ 号発明の名称 半導体装置およびその製造方法 補正をする者 ・１ν件との関係 を沼ｔ’ｌ・出願人ｒ、 称（引
０）株式会社 日 立Ｍ ｉ’ｐ 所代 理
人
した図、第２図は従来のＢｉＣＭＯ５ＤＲＡＭの基本構
造を示す断面図、第３図は第１図の構造を作製する工程
の概略図、第４図は第１図のバイポーラで構成した１３
ｉＣＭＯ５ＤＲＡＭの基本構造を示す断面図、第５図は
Ｂ１ＣＭＯＳゲーｉ・の遅延時間を測定するための回路
を示す。第６図は第１図の構造バイポーラの作製工程を
示す図、第７図、第８図、第９図、第１０図、第１１図
、第１２図、第１３図および第１５図は本発明のその他
の実施例を示した装置断面図である。第１４図は、第１
３図に示した装置の不純物濃度分布を示した図である。 １・・・エミッタ、２・・・ベース、３・・・コレクタ
低濃度層、４・・・コレクタ高濃度層、５・・・ｐ中長
結晶Ｓｉ、６−８ｉＯ２層、７− ｎ型Ｓｉ基板、 ８
−ＰＩｉＩＣＬＬ、９・・・バイポーラ、 １０ ・
Ｐ ｙ！：！ＭＯ５ＦＥＴ、ＩＬ−ｎ）Ｊ１ＭＯ５ＦＥ
Ｔ、 １２・・・メモリーセル、１３・・・ＮＷＥＬＬ
。 １４・・・ｐ÷埋込層、１５・・・ｎ÷埋込層、１６・
・・多結晶Ｓｉ、１８・・・外部ベース領域、１９・・
・埋込みｐ÷領領域２０・・・ｎ÷型多結晶Ｓｉ。 第 １ 目 ＶＣＣ 工 早 ６１２］ 奉 ６Ｉ！］ 率 ７ 目 第 ８１２！Ｉ （ｂ） 早［株］目 孕 ９ 口 早 １０ 口 −正：１ｉ（Ｐｉ’ｔ） 手続補正書（方式） ｕ（（＠’？３Ｉｆ−” ＋１” ９ＩＩ特ｌｉｔ庁長
官吉田文毅殿 °１９件の表示 昭和６３年特許願第 ３９４４５ 号発明の名称 半導体装置およびその製造方法 補正をする者 ・１ν件との関係 を沼ｔ’ｌ・出願人ｒ、 称（引
０）株式会社 日 立Ｍ ｉ’ｐ 所代 理
人
Claims (1)
- 【特許請求の範囲】 １、一方導電型の半導体領域内に形成されたベース電極
と、上記一方導電型の半導体領域内に形成され上記ベー
ス電極に対して自己整合的に形成された二つの他方導電
型の不純物領域を有し、上記不純物領域をそれぞれエミ
ッタ領域及びコレクタ領域とすることを特徴とする半導
体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
上記ベース電極は、多結晶半導体からなることを特徴と
する半導体装置。 ３、特許請求の範囲第１項記載の半導体装置において、
上記半導体装置は、ｎｐｎバイポーラトランジスタであ
ることを特徴とする半導体装置。 ４、特許請求の範囲第１項記載の半導体装置において、
上記ベース電極の下には、一方導電型の高濃度不純物領
域が、形成されていることを特徴とする半導体装置。 ５、所定基板内の一方導電型の半導体領域内に形成され
た二つの他方導電型の不純物領域を有し、上記二つの他
方導電型の不純物領域にはそれぞれ電極が電気的に接続
され、一方導電型の半導体領域主表面上に上記二つの他
方導電型の不純物領域の間の領域を少なくとも覆うよう
に形成されたベース電極を有することを特徴とする半導
体装置。 ６、特許請求の範囲第５項記載の半導体装置において、
上記ベース電極の少なくとも一部分は、多結晶半導体か
らなることを特徴とする半導体装置。 ７、特許請求の範囲第５項記載の半導体装置において、
上記半導体装置は、ｎｐｎバイポーラトランジスタであ
ることを特徴とする半導体装置。 ８、特許請求の範囲第５項記載の半導体装置において、
上記ベース電極の下には、一方導電型の高濃度不純物領
域が、形成されていることを特徴とする半導体装置。 ９、特許請求の範囲第５項記載の半導体装置において、
上記二つの他方導電型の不純物領域の少なくとも一方は
、高濃度不純物領域と低濃度不純物領域とから形成され
ていることを特徴とする半導体装置。 １０、特許請求の範囲第９項記載の半導体装置において
、上記ベース電極に隣接して上記低濃度不純物領域が形
成されていることを特徴とする半導体装置。 １１、特許請求の範囲第１０項記載の半導体装置におい
て、上記高濃度不純物領域の深さは上記低濃度不純物領
域の深さより深いことを特徴とする半導体装置。 １２、特許請求の範囲第１０項記載の半導体装置におい
て、上記高濃度不純物領域の深さは上記低濃度不純物領
域の深さと略等しいことを特徴とする半導体装置。 １３、特許請求の範囲第９項記載の半導体装置において
、上記低濃度不純物領域は、上記ベース電極の両側で、
それぞれ幅の異なることを特徴とする半導体装置。 １４、特許請求の範囲第５項乃至第１３項記載の半導体
装置において、上記所定基板内には少なくともＭＯＳＦ
ＥＴが存在することを特徴とする半導体装置。 １５、以下の工程を有することを特徴とする半導体装置
の製造方法、 （１）所定基板上に多結晶半導体膜を形成する工程、 （２）上記多結晶半導体膜をマスクとして第一の不純物
を上記基板内に導入する工程、 （３）上記多結晶半導体膜内に第二の不純物を導入する
工程。 １６、特許請求の範囲第１５項記載の半導体装置の製造
方法において、上記第一の不純物と上記第二の不純物と
は異なる導電型の半導体不純物領域を形成するものであ
ることを特徴とする半導体装置の製造方法。 １７、以下の工程を有することを特徴とする半導体装置
の製造方法、 （１）所定基板上に多結晶半導体膜を形成する工程、 （２）上記多結晶半導体膜内に第二の不純物を導入する
工程、 （３）上記多結晶半導体膜をマスクとして第一の不純物
を上記基板内に導入する工程。 １８、特許請求の範囲第１７項記載の半導体装置の製造
方法において、上記第一の不純物と上記第二の不純物と
は異なる導電型の半導体不純物領域を形成するものであ
ることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039445A JP2528926B2 (ja) | 1988-02-24 | 1988-02-24 | 半導体装置およびその製造方法 |
| KR1019890002022A KR0147372B1 (ko) | 1988-02-24 | 1989-02-21 | 반도체장치 및 그 제조방법 |
| US07/918,133 US5258644A (en) | 1988-02-24 | 1992-07-23 | Semiconductor device and method of manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039445A JP2528926B2 (ja) | 1988-02-24 | 1988-02-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01215058A true JPH01215058A (ja) | 1989-08-29 |
| JP2528926B2 JP2528926B2 (ja) | 1996-08-28 |
Family
ID=12553217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63039445A Expired - Lifetime JP2528926B2 (ja) | 1988-02-24 | 1988-02-24 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2528926B2 (ja) |
| KR (1) | KR0147372B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04158525A (ja) * | 1990-10-22 | 1992-06-01 | Sharp Corp | 半導体装置 |
| EP0657944A3 (en) * | 1993-12-09 | 1995-08-02 | Northern Telecom Ltd | Gate controlled lateral bipolar transistor and manufacturing method. |
| JP2002026033A (ja) * | 2000-07-11 | 2002-01-25 | Sony Corp | 半導体装置及びその製造方法 |
| CN117153874A (zh) * | 2022-05-31 | 2023-12-01 | 意法半导体(克洛尔2)公司 | 横向双极晶体管 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144967A (ja) * | 1983-12-30 | 1985-07-31 | Fujitsu Ltd | ラテラルバイポーラトランジスタの製造方法 |
| JPS61214569A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体装置 |
| JPS62291176A (ja) * | 1986-06-11 | 1987-12-17 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS637665A (ja) * | 1986-06-27 | 1988-01-13 | Toshiba Corp | ラテラルｐｎｐトランジスタ |
| JPS6336563A (ja) * | 1985-08-02 | 1988-02-17 | エステイ−シ− ピ−エルシ− | トランジスタ製造方法 |
-
1988
- 1988-02-24 JP JP63039445A patent/JP2528926B2/ja not_active Expired - Lifetime
-
1989
- 1989-02-21 KR KR1019890002022A patent/KR0147372B1/ko not_active Expired - Fee Related
Patent Citations (5)
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| EP0657944A3 (en) * | 1993-12-09 | 1995-08-02 | Northern Telecom Ltd | Gate controlled lateral bipolar transistor and manufacturing method. |
| JP2002026033A (ja) * | 2000-07-11 | 2002-01-25 | Sony Corp | 半導体装置及びその製造方法 |
| CN117153874A (zh) * | 2022-05-31 | 2023-12-01 | 意法半导体(克洛尔2)公司 | 横向双极晶体管 |
| US12588259B2 (en) | 2022-05-31 | 2026-03-24 | Stmicroelectronics (Crolles 2) Sas | Lateral bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2528926B2 (ja) | 1996-08-28 |
| KR890013792A (ko) | 1989-09-26 |
| KR0147372B1 (ko) | 1998-08-01 |
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