JPH0411763A

JPH0411763A - ＢｉＣＭＯＳ集積回路装置

Info

Publication number: JPH0411763A
Application number: JP2112634A
Authority: JP
Inventors: Isami Sakai; 勲美酒井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-04-30
Filing date: 1990-04-30
Publication date: 1992-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は相補型ＭＯＳ）ランジスタとバイポーラトラン
ジスタとが混載されたＢ　ｉ　ＣＭＯ８集積回路装置に
関し、特にＬＤＤ構造の相補型ＭＯＳトランジスタを有
するＢｉＣＭＯＳ集積回路装置に関する。

［従来の技術］第３図は従来のＢｉＣＭＯ５集積回路装置を示す断面図
である。

Ｐ型シリコン基板１の表面には、ＮＰＮバイポーラトラ
ンジスタ部にＮ′″型埋込層２とその上層のＮ型エピタ
キシャル層（以下、エビ層という）４とが形成され、Ｐ
チャネルＭＯ８ＦＥＴ部にはＮ３型埋込層２とその上層
のＮウェル６とが形成され、ＮチャネルＭＯ８ＦＥＴ部
にはＰ“型埋込層３とその上履のＰウェル５とが形成さ
れている。

また、これらの各素子形成部を分離するための分離領域
には、Ｐ型チャネルストッパー７と、フィールド酸化膜
８が形成されている。そして、各ＭＯＳＦＥＴ部にはゲ
ート酸化膜９とゲート電極１０が選択的に形成されてい
る。また、ＮチャネルＭＯ３ＦＥＴ部のソース・ドレイ
ン拡散層としては、比較的不純物濃度が低いＮ型拡散層
１３と、比較的不純物濃度が高いＮ＋型不純物拡散層１
６とがＰウェル５内に形成されていて、所謂ＬＤＤ構造
のソース・ドレイン拡散層が形成されている。

また、ＰチャネルＭＯ８ＦＥＴ部には、同様に、低濃度
のＰ型拡散層１２及び高濃度のＰ１型拡散層１７ａがＮ
ウェル６内に形成されていて、同様にＬＤＤ構造のソー
ス・ドレイン拡散層となっている。

一方、ＮＰＮバイポーラトランジスタ部には、真性ベー
ス拡散層１４と、ＰチャネルＭＯＳ　Ｆ　ＥＴのＰ＋型
拡散層１７ａを形成する工程と同一工程で形成されたベ
ース電極取り出し用の拡散層１７ｂと、層間膜１８を介
して形成されたエミッタポリシリコン（以下、ポリシリ
という）電極２０と、エミッタポリシリ電極２０からヒ
素をＮ型エピ層４の表面に拡散させて形成したエミッタ
拡散層１９とが形成されている。また、コレクタ電極引
き出し領域には　Ｎ　（″型埋込層２に到達するＮ゛型
のコレクタ引き出し拡散層１１が形成されている。

そして、全面に形成された層間膜２１上にアルミニウム
電極２２がパターン形成されており、層間膜２１に設け
たコンタクト孔を介してアルミニウム電極２２により各
素子が配線されている。このようにして、ＢｉＣＭＯＳ
集積回路装置が構成されている。

［発明が解決しようとする課題］しかしながら、この従来のＢｉＣＭＯＳ集積回路装置に
おいては、エミッタ拡散層１９と、ベース電極引き出し
拡散層１７ｂとが接触すると、耐圧劣化を生じる。この
ため、エミッタ拡散層１９とベース電極引き出し拡散層
１７ｂとの間には、エミッタ拡散層１８と真性ベース拡
散層１４との間に形成される空乏層の幅と同程度の間隔
は少なくとも設ける必要がある。また、エミッタ拡散層
１９とベース電極引き出し拡散層１７ｂとは別個の目合
わせ工程により形成されるため、更にこれらの工程にお
ける目合わせ余裕分も含めて両者を離隔させる必要があ
る。従って、エミッタ拡散層１９とベース電極引き出し
拡散層１７ｂとの間の所要間隔が大きくなり、その間の
真性ベース拡散Ｊｉ１４により形成されるベース抵抗が
大きいという欠点がある。そして、このベース抵抗はＮ
ＰＮバイポーラトランジスタのベース電荷を充放電する
時間を決める要因となり、ベース抵抗が大きい場合はそ
の充放電時間が長くなる。その結果、ＢｉｃＭＯｓゲー
トのゲート遅延時間が長くなるという問題点があった。

マタ、ベース抵抗を小さくするために、真性ベース拡散
層１４の不純物濃度を高くする方法があるか、このよう
に真性ベース拡散層１４の不純物濃度を高くすると、Ｎ
ＰＮバイポーラトランジスタの電流増幅率が低下する。

このたぬ、真性ベース拡散層１４の不純物濃度を高くす
ることは、ゲート遅延時間を短くすることの有効な手段
ではない。

本発明はかかる問題点に鑑みてなされたものであって、
工程の複雑化をもたらすことなく、高歩留で製造でき、
耐圧及び信頼性が優れていると共に、ベース抵抗が低減
されたＢｉＣＭＯＳ集積回路装置を提供することを目的
とする。

［課題を解決するための手段］本発明に係るＢｉＣＭＯＳ集積回路装置は、ソース・ド
レイン領域が第１の不純物拡散層及びこの第１の不純物
拡散層よりも高濃度の第２の不純物拡散層から構成され
る絶縁ゲート型電界効果トランジスタとバイポーラトラ
ンジスタとが同一半導体基板に形成されているＢｉＣＭ
ＯＳ集積回路装置において、前記バイポーラトランジス
タの少なくともエミッタ拡散層とベース電極引き出し領
域との間に、このベース電極引き出し領域の不純物濃度
より低い濃度で、前記バイポーラトランジスタのベース
拡散層と同一導電型の第３の不純物拡散層が形成されて
いることを特徴とする。

［作用コ本発明においては、バイポーラトランジスタの工、ミッ
タ拡散層と、ベース電極引き出し領域との間に、不純物
濃度が前記ベース電極引き出し領域より低い第３の不純
物拡散層が形成されている。

これにより、エミッタ拡散層とベース電極引き出し領域
との間に形成されるベース抵抗を低減することができる
。

また、このエミッタ拡散層とベース電極引き出し領域と
の間に形成される第３の不純物拡散層は、絶縁ゲート型
電解効果トランジスタのソース拳ドレイン拡散層を構成
する低濃度の第１の不純物拡散層を形成する時に同時に
形成することができる。

この第１の不純物拡散層は不純物濃度が前記ベース電極
引き出し領域よりも低く、またベース拡散層よりも高い
。従って、この第３の不純物拡散層は格別の工程を付加
することなく容易に形成することができる。

更に、この第３の不純物拡散層は不純物濃度が低いため
、エミッタ拡散層と接触した場合でも、大きな耐圧劣化
を生じることなく実使用に十分耐えることができる。

従って、余分な工程を追加することなく、また耐圧劣化
を生じさせることなく、つまり歩留り低下、コスト増加
、及び信頼性紙下等の不都合を招来することなく、バイ
ポーラトランジスタのベース抵抗を低減させることがで
きる。その結果、本発明により、高速動作が可能で、信
頼性が高いＢｉｃＭＯ８を得ることができる。

［実施例コ次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
ＢｉＣＭＯＳ集積回路装置の製造方法を工程順に示す断
面図である。この製造方法るこつ０て説明して本実施例
のＢｉＣＭＯＳ集積回路装置の構造を説明する。

第１図（ａ）に示すように、Ｐ型シリコン基板１に通常
のプロセスによりＮ”型埋込層２及びＰ１型埋込層３を
選択的に形成し、このＮ“型埋込層２及びＰ＋型埋込層
３上にＮ型エビ層（Ｎ型エピタキシャル層）４を約１．
０μｍの厚さで成長させる。次に、ＮチャネルＭＯ８）
ランジスタ領域にＰウェル５を形成し、ＰチャネルＭＯ
Ｓトランジスタ領域にＮウェル６を形成し、更番こ、Ｐ
ウェル５にＰ型チャネルストツ／で−７を形成すると共
に、素子分離用の厚いフィールド酸化膜８を形成する。

次に、ゲート酸化膜９を約１５０人の厚さで成長させ、
Ｎ゛型ポリシリコンのゲート電極１０を形成する。そし
て、このゲート電極１０及び−ト酸化膜９をパターニン
グする。その後、基板表面に選択的にリンを約１×１０
１６ｃｍ−２のドーズ量で注入して、Ｎ型コレクタ引き
出し拡散層１１を形成する。次いで、ＰチャネルＭＯＳ
トランジスタ領域と、ＮＰＮバイポーラトランジスタ領
域の真性ベース領域以外の部分とにボロンを約２×ｌＯ
寡３乃至８　Ｘ１０１３ｃ＋ａ−またけ注入し、比較的
濃度が低いＰ型拡散層１２を形成する。

次に、第１図（ｂ）に示すように、ＮチャネルＭＯＳト
ランジスタ領域にリンを約２　Ｘｌ０１３乃至８　ＸＩ
Ｏ１３ａｍ−またけ注入して、比較的濃度が低いＮ型拡
散層１３を形成し、ＮＰＮバイポーラトランジスタ領域
にボロンを約２×ｌＯ′３乃至５　ＸＩＯ”ｃｍ−２だ
け注入して、真性ベース拡散層１４を形成する。次に、
ゲート電極１０の側壁に絶縁膜のサイドウオール１５を
選択的に形成する。

次に、第１図（Ｃ）に示すように、ＮチャネルＭＯ５）
ランジスタ領域にＮ＋型型数散層１６形成すると共に、
ＰチャネルＭＯ８）ランジスタ領域及びＮＰＮバイポー
ラトランジスタ領域のベース電極引き出し部にボロンを
約５　ＸＩＯ”ｃ＋ｏ−２のドーズ量で注入することに
より、夫々Ｐ＋型拡散層１７ａ、１７ｂを形成する。次
に、層間膜１８を全面に形成し後、この層間膜１８のエ
ミッタ領域を開口する。次いで、ポリシリコン層（図示
せず）を成長させた後、このポリシリコン層にヒ素を約
Ｉ　Ｘ１０１８ｃｍ−２だけ注入し、更に９００℃で６
０分加熱して熱処理することによりエミッタ拡散層１９
を形成する。その後、フォトエツチング法によりポリシ
リコンを選択“的にエツチングして除去することにより
、ポリシリコンからなるエミッタ電極２０を残存させる
。

その後、第１図（ｄ）に示すように、層間膜２１を全面
に成長させた後、この眉間膜２１に選択的に開口を設け
、アルミ電極２２を形成してＢｉＣＭＯＳ集積回路装置
が完成する。

上述のごとく製造され、第１図（ｄ）に示すごとく構成
された本実施例に係るＢｉＣＭＯＳ集積回路においては
、ＮＰＮバイポーラトランジスタのエミッタ拡散層１９
と、Ｐ＋型ベース電極引き出し拡散層１７ｂとの間に、
不純物濃度がＰ＋型ベース電極引き出し拡散層１７ｂよ
り低く、また、真性ベース拡散層１４より高いＰ型拡散
層１２が形成されている。これにより、エミッタ拡散層
１９とＰ＋型ベース電極引き出し拡散層１７ｂとの間に
形成されるベース抵抗を低減することができる。このベ
ース抵抗低減の程度は、不純物濃度にも依存するが、通
常使用される濃度では、従来ベース抵抗が約８００Ωで
あったものが、本実施例ではベース抵抗が約３００乃至
４００Ωに低減することができる。

また、このエミッタ拡散層１９とＰ３型ベース電極引き
出し拡散層１７ｂとの間に形成されるＰ型拡散層１２は
、ＰチャネルＭＯ８）ランジスタのソース・ドレイン拡
散層を構成する低濃度Ｐ型拡散層を形成する時に同時に
形成することができ、格別の工程を付加することなく容
易に形成することができる。

また、エミッタ拡散層１９とＰ＋型ベース電極引き出し
拡散層１７ｂとの間に形成されるＰ型拡散層１２は不純
物濃度が低いため、エミッタ拡散層１９と接触した場合
でも、大きな耐圧劣化を生じることなく実使用に十分耐
えうる。

従って、余分な工程を追加することなく・、また耐圧劣
化を生じさせることなく、つまり歩留り低下、コスト増
加、及び信頼性紙下等の不都合を招来することなく、Ｎ
ＰＮバイポーラトランジスタのベース抵抗を低減させる
ことができる。その結果、高速動作が可能で、信頼性が
高いＢ　ｉ　ＣＭＯ８集積回路装置を得ることができる
。

第２図は本発明の第２の実施例に係るＢｉＣＭＯＳ集積
回路装置を示す断面図である。第２図において、第１図
と同一物には同一符号を付してその説明を省略する。

この第２の実施例は　Ｎ　＋型拡散層１Ｂ、Ｐ”型拡散
層１７ａ、１７ｂ上にチタンシリサイド層２５を形成し
、第１の実施例のゲート電極１０の替わりに、タングス
テンシリサイド層２４とポリシリコン層２３との２層構
造のゲート電極を設けて、各層の抵抗を低減したもので
ある。この実施例においては、更に一部ベース抵抗を低
下させることができ、ＭＯＳトランジスタのソース・ド
レイン拡散層の抵抗も低減することができるので、更に
一部Ｂ１ＣＭＯＳゲートの高速動作を図ることができる
。

［発明の効果コ以上説明したように本発明は、バイポーラトランジスタ
のエミッタ拡散層と、ベース電極引き出し領域との間に
、不純物濃度が前記型ベース電極引き出し拡散層より低
く、また、真性ベース拡散層より高い第３の拡散層を形
成したので、エミッタ拡散層とベース電極引き出し拡散
層との間に形成されるベース抵抗を低減することができ
る。また、この第３の拡散層は、絶縁ゲート型電界効果
トランジスタのソース・ドレイン拡散層の比較的濃度が
低い第１の拡散層を形成する時に同時に形成することが
でき、格別の工程を付加することなく、高歩留りで、容
易に且つ低コストで形成できる。

また、この第３の拡散層は不純物濃度が低いため、エミ
ッタ拡散層と接触した場合でも、大きな耐圧劣化を生じ
ることなく実使用に十分耐えうるものとすることができ
る。

従って、本発明によれば、高速動作が可能であると共に
、信頼性が高いＢｉＣＭＯＳ集積回路装置を得ることが
できる。

【図面の簡単な説明】

第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
ＢｉＣＭＯＳ集積回路装置の製造方法を工程順に示す断
面図、第２図は本発明の第２の実施例に係るＢ　ｉ　Ｃ
ＭＯ８集積回路装置を示す断面図、第３図は従来のＢｉ
ＣＭＯ５集積回路装置を示す断面図である。１：Ｐ型シリコン基板、２；Ｎ＋＋埋込層、３ｅＰ（ｊ
型埋込層、４；Ｎ型エピ層、５：Ｐウェル、６；Ｎウェ
ル、７；Ｐ型チャネルストッパー、８；フィールド酸化
膜、９：ゲート酸化膜、１０：ゲート電極、１１；コレ
クタ引き出し拡散層、１２；Ｐ型拡散層、１３；Ｎ型拡
散層、１４；真性ベース拡ｉ層、１５；サイドウオール
、１６；Ｎ＋型抵拡散層１７　ａ　；　Ｐ＋型拡散層、
１７ｂ；Ｐ４型ベース電極引き出し拡散層、１８．２１
；層間膜、１９；エミッタ拡散層、２０；エミッタ電極
、２２；アルミ電極、２３；ポリシリコン層、２４；ダ
ンゲステンシリサイド層、２５；チタンシリサイド層

Claims

【特許請求の範囲】

（１）ソース・ドレイン領域が第１の不純物拡散層及び
この第１の不純物拡散層よりも高濃度の第２の不純物拡
散層から構成される絶縁ゲート型電界効果トランジスタ
とバイポーラトランジスタとが同一半導体基板に形成さ
れているＢｉＣＭＯＳ集積回路装置において、前記バイ
ポーラトランジスタの少なくともエミッタ拡散層とベー
ス電極引き出し領域との間に、このベース電極引き出し
領域の不純物濃度より低い濃度で、前記バイポーラトラ
ンジスタのベース拡散層と同一導電型の第３の不純物拡
散層が形成されていることを特徴とするＢｉＣＭＯＳ集
積回路装置。
（２）前記第３の不純物拡散層は、前記絶縁ゲート型電
界効果トランジスタのソース・ドレイン領域を構成する
低濃度の前記第１の不純物拡散層と実質的に同一濃度で
あり、この第１の不純物拡散層の形成工程と同一の工程
で形成されることを特徴とする請求項１に記載のＢｉＣ
ＭＯＳ集積回路装置。
（３）前記絶縁ゲート型電界効果トランジスタのゲート
電極は、下層のポリシリコン層と、上層のタングステン
シリサイド層との２層構造であることを特徴とする請求
項１又は２に記載のＢｉＣＭＯＳ集積回路装置。
（４）前記絶縁ゲート型電界効果トランジタの前記第２
の不純物拡散層及び前記バイポーラトランジスタの前記
ベース電極引き出し領域の上に、チタンシリサイド層を
形成したことを特徴とする請求項１乃至３のいずれか１
項に記載のＢｉＣＭＯＳ集積回路装置。