JPH01217274A

JPH01217274A - Ｌｓｉ回路の試験方法および該試験方法を実施するためのｌｓｉ回路

Info

Publication number: JPH01217274A
Application number: JP63042227A
Authority: JP
Inventors: Nobuyuki Wada; 和田　宜之; Toshio Hanabatake; 花畑　利男; Takashi Sakata; 隆坂田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-02-26
Filing date: 1988-02-26
Publication date: 1989-08-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕複数の回路ブロックからなるＬＳＩ回路の試験方法、お
よび該試験を実施するためのＬＳＩ回路に関し、試験用信号入出力ピンの数を増加させることなくＬＳＩ
回路内部の複数の回路ブロックを同時に並行して試験す
ることを可能にすることを目的とし、ＬＳＩ回路の試験方法は、複数の回路ブロックからなる
ＬＳＩ回路の試験方法であって、該複数−の回路ブロッ
クの各々に入力すべきテストパターン信号を多重化した
後、該ＬＳＩ回路に入力し、該ＬＳＩ回路は該多重化さ
れた信号を個々のテストパターン信号に分離して、前記
複数の回路ブロックの、各々対応するものに印加し、該
複数の回路ブロックの各々からの、前記テストパターン
信号に応答した出力も多重化して出力し、該多重化され
た出力は該ＬＳＩ回路外にて前記応答した出力に分離し
て検出するように構成し、該試験方法を実施するための
ＬＳＩ回路は、複数の回路ブロックからなるＬＳＩ回路
であって、多重化されたテストパターン信号をシリアル
に人力するテスト信号出力端子と、前記多重化されたテ
ストパターン信号を個々のテストパターン信号に分離す
る分離回路と、前記複数の回路ブロックの各々からの、
前記分離されたテストパターン信号に応答した出力を多
重化する多重化回路と、該多重化回路の出力をシリアル
に出力するテスト信号出力端子とを備えてなるように構
成する。

〔産業上の利用分野〕

本発明は、複数の回路ブロックからなるＬＳＩ回路の試
験方法、および該試験を実施するためのＬＳＩ回路に関
する。

ＬＳＩ回路の開発および製造時においては、テストパタ
ーン信号を入力して該テストパターン信号に応答する出
力を検出することにより該ＬＳＩ回路を試験することが
行われている。ところで、近年、ＬＳＩ回路の大規模化
に伴い、ＬＳＩ回路の内、部の回路を複数の回路ブロッ
クに分割し、各回路ブロック毎に同時に並行して試験す
るごとにより試験時間を短縮化する七いう要求かある。

しかしながら、このためには、試験用に多数の信号入出
力ピンを該ＬＳＩ回路に設ける必要がある。

そのため、信号ピンの数を増加させることなくＬＳＩ回
路の内部の複数の回路ブロックを同時に並行して試験す
る技術が要望されていた。

〔従来の技術、および発明が解決しようとする課題〕

ＬＳＩ回路の内部の回路を複数の回路ブロックに分割し
、各回路ブロック毎に同時に並行してテストパターン信
号を人力して、それぞれのテストパターン信号に応答す
る出力を検出することにより該ＬＳＩ回路を短時間で試
験することが行われている。従来、上記の試験を行うた
めには、各回路ブロック専用の試験用信号入出力ピンを
該Ｌ　３１回路に設けて、試験用の入出力信号は、該専
用の信号人出力ビンを介して並列に入出力していた。

そのため、試験用に多数の信号入出力ピンを該ＬＳＩ回
路に設ける必要があるという問題があった。

本発明は上記の問題点に鑑み、なされたもので、試験用
信号入出力ピンの数を増加させることなくＬＳＩ回路内
部の複数の回路ブロックを同時に並行して試験すること
を可能にするＬＳＩ回路試験方法および該試験を実施す
るためのＬＳＩ回路を提供することを目的とするもので
ある。

〔課題を解決するための手段〕

第１図は本発明によるＬＳＩ回路の試験方法の基本構成
図である。そして、第２図は該試験を実施するだめの、
本発明によるＬＳＩ回路を含む基本構成を示す図である
。

第１図に示されるように、本発明によるＬＳＩ回路の試
験方法は、複数の回路ブロック３１　＋　３２　＋・・
・３ｏからなるＬＳＩ回路１０の試験方法であって、該
複数の回路ブロック３１、３１、・・・３ｏの各々に入
力すべきテストパターン信号ＴＩＮＩ、ＴＩＮ□、・・
・ＴｌＮ０を多重化した後、該ＬＳＩ回路１０に入力す
る第１段階Ｓ１と、該ＬＳＩ回路１０が前記多重化され
た信号Ｍ　Ｉ　Ｎを分離して、前記複数の回路ブロック
３１，３１、・・・３ｎの各々対応するものに印加する
第２段階Ｓ２と、前記複数の回路ブロック３１．３１、
・・・３、の各々からの、前記分離されたテストパター
ン信号（後述する第２図には′Ｆ１８１　　′、ＴＩＮ
□　′、・・・”ｒｌＮｎ　　′で示ず）に応答した出
力（同じく第２図にはＴＯＵＴｌ　’　、ＴＯＬＩ７２
　’　＋　・・・ＴＯＵＴ、、′で示す）を多重化して
出力する第３段階Ｓ３と、該ＬＳＩ回路ＩＯ外にて該多
重化された出力Ｍ。ＬＩＴを前記応答した出力（第２図
にはＴＯＵＴｌ、　　ＴＯＵＴ２．　　・・・Ｔｏｌｌ
　Ｔ　ｎで示ず）に分離して検出する第４段階Ｓ４とか
らなる。

第２図は、上述の本発明の試験方法を実施するための基
本構成を示す図であって、第２図において、２点鎖線１
０内が、該試験方法を実施するための、本発明によるＬ
ＳＩ回路の基本構成を示すものである。

第２図において、■は第１の多重化回路、２は第１の分
Ｒ１１回路、３．．３２．−３ｎは当該ＬＳＩ回路１０
の内部回路を構成する複数の回路ブロック、４は第２の
多重化回路、５は第２の分離回路、６はテスト入力端子
、そして、７はテスト出力端子である。

これらの構成のうち、本発明によるＬＳＩ回路１０は、
上記の複数の回路ブロック３４，３゜、・・・３．。

の他、第１の分離回路２、第２の多重化回路４、テスト
入力端子６、およびテスト出力端子７を備えてなる。テ
スト入力端子６は多重化されたテストパターン信号Ｍ　
１　Ｎをシリアルに入力するもの、第１の分離回路２は
該多重化されたテストパターン信号ＭＩＮを個々のテス
トパターン信号ＴＩＮＩ　　’。

ＴＩＮＴ’、　　・・・Ｔ　Ｉ　Ｎ　ｎ　　′に分離す
るもの、第２の多重化回路４は前記複数の回路ブロック
３１＋３２＋　・・・３、、の各々からの、該分離され
たテストパターン信号ＴＩＮ＋　　′、　　ＴｌＮ２　
　Ｚ　・・・Ｔ　Ｉ　Ｎ　、、′に応答した出力ＴＯＵ
Ｔ＋　’　＋　　Ｔｏｔ＋ｒｚ　’　＋　　”・ＴＯＩ
ＩＴ１１’を多重化するもの、そして、テスト出力端子
７ば該第２の多重化回路４の出力Ｍ。ＵＴをシリアルに
出力するものである。

さらに、前述の本発明によるＬＳＩ回路の試験方法を実
施するために、第２図に示されるように、第２図のＬＳ
Ｉ回路１０のテスト入力端子６には第１の多重化回路１
が接続され、該ＬＳＩ回路ＩＯのテスト出力端子７には
第２の分離回路５が接続される。該第１の多重化回路１
は前記複数の回路ブロック３．．３１、・・・３ｎの各
々に入力すべきナス１−パターン信号ＴｌＮ１．ＴｌＮ
２＋・−Ｔ、Ｎ、、を多重化するもの、そして、第２の
分離回路５は上記多重化された出力Ｍ。ＬＩＴを分離し
て、上記複数の回路ブロック３３１３１、・・・３ｎの
各々からの、前記テストパターン信号Ｔｌ１ｌ□、Ｔｌ
８２１・・・Ｔ１Ｎ□に対する応答信号Ｔ　ＯｕＴ＋、
　　Ｔ　０ＬＩ７２．　　”・ＴｏＬＩＴ、、として出
力するものである。

〔作　用〕

ＬＳＩ回路１０の内部回路を構成する、複数の回路ブロ
ック３　ｌ　Ｈ３２１・・・３ｎの各々に印加されるテ
ストパターン信号Ｔ　、Ｎ、、　Ｔ　、Ｎ□、・・・Ｔ
ＩＮｆｉは、該ＬＳＩ回路１０に入力される前に第１の
多重北回（ｑ）路１において多重化されてシリアルな信号Ｍ　Ｉ　Ｎに
変換され、テスト入力端子６から該ＬＳＩ回路１０に入
力された後、上記の複数の回路ブロック３Ｉ、３１、・
・・３ｎの各々に印加するために、第１の分離回路２に
おいて、個々のテストパターン信号Ｔ、旧　’、Ｔ、Ｎ
□　′、・・・Ｔ　Ｉ　Ｎ　ｎ　　′に分離される。

また、上記の複数の回路ブロック３０，３１、・・・３
．。

の各々からの、上記テストパターン信号ＴＩＮ＋’。

Ｔ、、２’、　　”’ＴＩＮｎ　　’に対する応答Ｔｏ
ｕｒｓ’。

ＴＯＩＩ７２　’　＋　　”’ＴＯＵＴｎ　’も、該Ｌ
’Ｓ　Ｉ回路１０から出力される前に、第２の多重化回
路４によって多重化され、テスト出力端子７よりシリア
ルに出力される。該シリアルな出力Ｍ。ｌｌアば、該Ｌ
ＳＩ回路１０より出力された後、第２の分離回路５にお
いて、上記の応答ＴＯＵＴ１．　　ＴＯＩＩＴ２１　　
・・・ＴＯＩＩＴｎに分離される。

こうして、極めて少数の試験用入出力端子を設けるのみ
でＬＳＩ回路内部の複数の回路ブロックを同時に並行し
て試験することができる。

〔実施例〕

第３図は、本発明によるＬＳＩ回路の試験方法を実施す
るための構成の１例を示すものである。

第３図の構成は前述の第２図に対応するもので、第３図
においても、１０は本発明の試験方法を実施するための
ＬＳＩ回路を示し、３１，３１１・・・３．。

はＬＳ１回路１０の内部回路を構成する複数の回路ブロ
ックを示す。第３図において１１および４１はパラレル
・シリアル変換回路であって、それぞれ第２図の第１お
よび第２の多重化回路に対応する。また、２１および５
１はシリアル・パラレル変換回路であって、それぞれ第
２図の第１および第２の分離回路に対応するものである
。さらに、第３図に示されるフレーム同期信号発生回路
８は、上記パラレル・シリアル変換回路１１゜４１、お
よびシリアル・パラレル変換回路２１゜５１における入
出力のタイミングを与えるフレーム同期信号を出力する
もの、クロック信号発生回路９もまた、これらパラレル
・シリアル変換回路１１．４Ｌおよびシリアル・パラレ
ル変換回路２１．５１における動作の同期をとるクロッ
ク信号を出力するものである。

第３図の構成においても、前述の第２図の構成における
と同様に、外部から印加されたテストパターン信号Ｔ　
１８１．　Ｔ　１８２．・・・ＴＩＮｎは、該ＬＳＩ回
路１０に入力される前に上記パラレル・シリアル変換回
路１１において多重化されてシリアルな信号Ｍ１Ｎに変
換され、テスト入力端子６から該ＬＳＩ回路１０に入力
される。その後、該シリアルな信号Ｍ　１　Ｈは、上記
の複数の回路ブロック３１，３１。

・・・３ｎの各々に印加するために、シリアル・パラレ
ル変換回路２１において、個々のテストパターン信号Ｔ
１□　’、　　ＴＩＮ□　′、・・・Ｔ　Ｉ　Ｎ　ｎ　
　′に分離される。また、該複数の回路ブロック３Ｉ、
３１、・・・３゜の各々からの、上記テストパターン信
号ＴＩＮ＋　　’、　　ＴＩＮ□　′、・・・Ｔ　Ｉ　
Ｎ　ｒ＋　　′に対する応答信号Ｔｏｕｔ＋　’　、　
　ＴＯＵＴ２　’　、　　−Ｔｏｕｙｒ＋　’も、言亥
ＬＳＩ回路１０から出力される前に、パラレル・シリア
ル変換回路４１によって多重化され、テスト出力端子７
よりシリアルに出力される。該シリアルな出力Ｍ。Ｕ７
は、該ＬＳＩ回路ＩＯより出力された後、シリアル・パ
ラレル変換回路５１において、上記の応答信号Ｔ。Ｕ１
１′、ＴｏＵ１２′、・・・’ｒ０１１Ｔ。′に等しい
信号ＴＯＬＩＴ＋、　　′ｒＯＵＴＺ＋　　”’ＴＯＵ
Ｔｎに分離される。

第３図の構成の動作のタイミングは第４Ａ図および第４
Ｂ図に示されている。第４Ａ図および第４Ｂ図において
は、複数の回路ブロック３１，３１。

・・・３ゎの各々を試験するための、外部から入力する
テストパターン信号（ＴＩＮｌ、ＴＩＮ□、・・・Ｔ’
８．、）として、（Ｄ、（−１）、Ｄ２（−１）、−Ｄｎ（−１））　。

（ＤＩ（０）、　　Ｄ２（０）、・・・Ｄ、、（０））
。

（Ｄ、（１）、　Ｄ２（１）、−Ｄｎ（１））、および
（Ｄ　＋　（２）　、　Ｄ　２　（２）　、・・・Ｄ、
、（２））を、適当な時間間隔をもって、第３図のパラ
レル・シリアル変換回路１１に印加し、これに対応して
第３図のシリアル・パラレル変換回路５１において、（
Ｄ　＋’（−１）　、　Ｄ　２’（−１）　、・・・Ｄ
、、’　（−１））　。

（Ｄ、’（０）、　　Ｄ２’（０）、・・・Ｄ、、’（
０））。

（］３）ＣＤＩ’（１）、　Ｄ２’（１）、・・・Ｄ、’（１）
）、および（Ｄ、’（２）、　　Ｄ２’（２）、・・・
Ｄ、、’（２））を検出する場合について示している。

第４Ａ図は上記複数の回路ブロック３．．３１、・・・
３゜の各々の入力側のタイミングを、そして、第４Ｂ図
は上記複数の回路ブロック３１，３１、・・・３゜の各
々の出力側のタイミングを示すものである。

第４Ａ図に示される、時刻ｔ１のクロック信号ＣＬＫの
立ち上がりのタイミングにおいては、フレーム同期信号
発生回路８の出力、フレーム同期信号Ｆが°′Ｈ″レベ
ルであることにより、このときパラレル・シリアル変換
回路１１に印加されていたテストパターン信号（ＤＩ（
１）、　Ｄ２（１）、・・・Ｄ、　（１））が、該パラ
レル・シリアル変換回路１１にパラレルに入力される。

また、このときシリアル・パラレル変換回路２１に保持
されていた、先に入力されていたテストパターン信号（
ＤＩ（０）。

Ｄｚ（０）、・・・Ｄ、、（０））は、該シリアル・パ
ラレル変換回路２１から信号ＴＩＮＩ　　’、　ＴＩＮ
□　′、・・・’ｒａＮｎとしてパラレルに出力される
。

時刻Ｌ２においては、パラレル・シリアル変換回路１１
には、次に入力されるべきテストパターン信号のセント
　（Ｄ、（２）、　　Ｉ）２（２）、−ｏ、、　（２）
）が印加される。

前記の時刻ｔ１の次のクロック信号の立ち上がりのタイ
ミング、時刻Ｌ３からは、前記のテストパターン信号（
Ｄ、（１）、　　Ｄ２（１）、・・・Ｄ、、（１））が
、パラレル・シリアル変換回路１１より、信号Ｍ１Ｎと
してシリアルに出力され、シリアル・パラレル変換回路
２１に入力される。

上記テストパターン信号（ＤＩ（１）、　　Ｄ２（１）
、・・・Ｄ、、（１））のシリアルな出力が完了した後
の、クロック信号の立ち上がりのタイミング、時刻Ｌ４
においては、再びフレーム同期信号Ｆが“Ｈ”レベルと
なり、これにより、このときパラレル・シリアル変換回
路１１に印加されていたテストパターン信号（ＤＩ（２
）、　Ｄ２（２）、　・Ｄ、　（２））が、パラレルに
該パラレル・シリアル変換回路１１に入力される。また
、このときシリアル・パラレル変換回路２１において入
力が完了した、前述のテストパターン信号（ＤＩ（１）
、　　Ｄ２（１）、・・・Ｄ、、（１））は該シリアル
・パラレル変換回路２１から信号Ｔ、、、′、ＴｌＮ２
　　Ｚ　　・・・Ｔ　Ｉ　Ｎ　ｎ　　′としてパラレル
に出力され、それぞれ対応する回路ブロック３１，３１
、・・・３ｎに印加される。また、クロック信号の次の
立ち上がりのタイミング、時刻ｔ５からは、上記パラレ
ル・シリアル変換回路１１に人力されたテストパターン
信号（ＤＩ（２）、　Ｄ２（２）、・・・Ｄ、、（２）
）が該パラレル・シリアル変換回路１１より信号　ＭＩ
Ｎとしてシリアルに出力される。

第４Ｂ図に示されるように、前述の時刻ｔｌにおいてシ
リアル・パラレル変換回路２１からの出力信号ＴＩＮＩ
　　’、Ｔ＋Ｎ□　′、・・・ＴＩＮｒ＋　　’として
当該ＬＳＩ回路１０内の各回路ブロック３．．３１、・
・・３゜に印加されたテストパターン信号ＣＤ　、　（
０）　。

Ｄｚ（０）、・・・Ｄ、、（０））に対する、該各回路
ブロック３１．３１、・・・３ｎからの応答信号１：（
０）、　　Ｄ’２（ＯＬ・・・Ｄ、、’（０））は、前
記の時刻ｔ４において、既に出力されており、該時刻ｔ
４において、これらの応答信号（Ｄ、’（０）、　ＤＺ
’（０）、・・・Ｄ、、’（０））は前記の信号ＴＯＵ
Ｔ＋　’　、　　Ｔｏｕ’ｒ□′、・・・ＴＯＬＩＴｎ
′として第３図のパラレル・シリアル変換回路４１にパ
ラレルに入力される。

また、該時刻ｔ４においては、ごのときまでに第３図の
シリアル・パラレル変換回路５１に入力されていた、先
に入力されていたテストパターン信号（Ｄ、（−１）、
Ｄ２（−１）、・・・Ｄ、、（−１））に対する、各回
路ブロック３１，３１、・・・３アからの応答信号（Ｄ
　＋’（−１）、　Ｄ　、’（−１）、　・Ｄ　、’　
（−１））が前記の信号ＴＯＵＴ１．　　Ｔｏｕ’ｒｚ
、　　・・・Ｔ　ＯＵ　Ｔ　ｎとしてパラレルに出力さ
れる。これらの出力が該ＬＳＩ回路１０の各回路ブロッ
ク３１、３１、・・・３ｎの試験結果を示すものとして
検出される。

上記時刻Ｌ４の次の、クロック信号の立ち上がりのタイ
ミング、時刻ｔ５においては、前記のシリアル・パラレ
ル変換回路４１からは、前述のように時刻ｔ４において
入力された応答信号のセント（Ｄ、’（０）、　　Ｄ２
’（０）、　・Ｄ、、’　（０））が前記の信号Ｍ　。

ｕ７としてシリアルに出力される。

ｉｄＡ図において示した、その他のテストバタ−ン信号
のセント（Ｄ、（１）、　　Ｄ２（１）、　・Ｄ、　（
１））および（Ｄ、（２）、　　Ｄ２（２）、・・・Ｄ
、、（２））に対する、各回路ブロック３Ｉ、３１、・
・・３ｎからの応答信号（Ｄ１′（１）、ＤＪ（１）、
・・・Ｄ、、　（１））、および＜　Ｄ’、　（２）　
。

Ｄ　２’（２）　、・・・Ｄ、、’（２））についても
、上記のＣＤ　Ｉ’（０）　。

Ｄ２’（０）、・・・Ｄ、、’（０））と同様にして、
前記フレーム同期信号が”　Ｈ”レベルとなるタイミン
グ毎に、第３図のパラレル・シリアル変換回路４１はパ
ラレルに印加されていた応答信号のセントを入力して、
該入力した信号データのシリアルな出力を開始し、また
、第３図のシリアル・パラレル変換回路５１は（そのと
きまでにシリアルな入力が完了している信号データのセ
ントのパラレルな出力をイ丁つ。

以上述べたようにして、第３図の構成によれば、試験用
信号入出力ピンの数を増加させることなくＬＳＩ回路内
部の複数の回路ブロックを同時に並行して試験すること
が可能である。

〔発明の効果〕

本発明によれば、試験用信号人出力ピンの数を増加させ
ることなく　Ｌ　Ｓ　１回路内部の複数の回路ブロック
を同時に並行して試験することが可能となる。

【図面の簡単な説明】

第１図は本発明によるＬＳＩ回路の試験方法の基本構成
図、第２図は本発明によるＬＳＩ回路の試験方法を実施する
ための基本構成の図、第３図は本発明によるＬＳＩ回路の試験方法を実施する
ための構成の１例を示す図、そして第４Ａ図および第４
Ｂ図は第３図の構成のタイミング図である。〔符号の説明〕 ■・・・第１の多重化回路、２・・・第１の分離回路、
３５，３１、〜３．．・・・回路ブロック、４・・・第
２の多重化回路、５・・・第２の分離回路、６・・・テ
スト入力端子、７・・・テスト出力端子、８・・・フレ
ーム同期信号発生回路、９・・・クロック信号発生回路
、１１．４１・・・パラレル・シリアル変換回路、２１
５１・・・シリアル・パラレル変換回路。

Claims

【特許請求の範囲】１、複数の回路ブロック（３＿１、３＿２、・・・３ｎ
）からなるＬＳＩ回路（１０）の試験方法であって、該
複数の回路ブロック（３＿１、３＿２、・・・３ｎ）の
各々に入力すべきテストパターン信号（Ｔ＿Ｉ＿Ｎ＿１
、Ｔ＿Ｉ＿Ｎ＿２、・・・Ｔ＿１＿Ｎ＿ｎ）を多重化し
た後、該ＬＳＩ回路（１０）に入力し、該ＬＳＩ回路（１０）は該多重化された信号（Ｍ、Ｎ）
を個々のテストパターン信号（Ｔ＿Ｉ＿Ｎ＿１＿′、Ｔ
＿Ｉ＿Ｎ＿２＿′、・・・Ｔ＿Ｉ＿Ｎ＿ｎ＿′）に分離
して、前記複数の回路ブロック　（３＿１、３＿２、・
・・３ｎ）の、各々対応するものに印加し、該複数の回
路ブロック（３＿１、３＿２、・・・３ｎ）の各々から
の、前記テストパターン信号（Ｔ＿Ｉ＿Ｎ＿１＿′、Ｔ
＿Ｉ＿Ｎ＿２＿′、・・・Ｔ＿１＿Ｎ＿ｎ＿′）に応答
した出力（Ｔ＿Ｏ＿Ｕ＿Ｔ＿１＿′、Ｔ＿Ｏ＿Ｕ＿Ｔ＿
２＿′、・・・Ｔ＿Ｏ＿Ｕ＿Ｔ＿ｎ＿′）も多重化して
出力し、該多重化された出力（Ｍ＿Ｏ＿Ｕ＿Ｔ）は該ＬＳＩ回路
（１０）外にて前記応答した出力（Ｔ＿Ｏ＿Ｕ＿Ｔ＿１
、Ｔ＿Ｏ＿Ｕ＿Ｔ＿２、・・・Ｔ＿Ｏ＿Ｕ＿Ｔ＿ｎ）に
分離して検出することを特徴とするＬＳＩ試験方法。２、複数の回路ブロック（３＿１、３＿２、・・・３＿
ｎ）からなるＬＳＩ回路であって、多重化されたテストパターン信号（Ｍ、Ｎ）をシリアル
に入力するテスト信号入力端子（８）と、前記多重化さ
れたテストパターン信号（Ｍ、Ｎ）を個々のテストパタ
ーン信号（Ｔ＿Ｉ＿Ｎ＿１＿′、Ｔ＿Ｉ＿Ｎ＿２＿′、
・・・Ｔ＿Ｉ＿Ｎ＿ｎ＿′）に分離する分離回路（２）
と、前記複数の回路ブロック（３＿１、３＿２、・・・
３＿ｎ）の各々からの、前記分離されたテストパターン
信号（Ｔ＿Ｉ＿Ｎ＿１＿′、Ｔ＿Ｉ＿Ｎ＿２＿′、・・
・Ｔ＿Ｉ＿Ｎ＿ｎ＿′）に応答した出力（Ｔ＿Ｏ＿Ｕ＿
Ｔ＿１＿′、Ｔ＿Ｏ＿Ｕ＿Ｔ＿２＿′、・・・Ｔ＿Ｏ＿
Ｕ＿Ｔ＿ｎ＿′）を多重化する多重化回路（４）と、該多重化回路（４）の出力（Ｍ＿Ｏ＿Ｕ＿Ｔ）をシリア
ルに出力するテスト信号出力端子（８）とを備えてなる
ことを特徴とするＬＳＩ回路。