JPH01217993A - 半導体装置 - Google Patents

半導体装置

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JPH01217993A
JPH01217993A JP63042058A JP4205888A JPH01217993A JP H01217993 A JPH01217993 A JP H01217993A JP 63042058 A JP63042058 A JP 63042058A JP 4205888 A JP4205888 A JP 4205888A JP H01217993 A JPH01217993 A JP H01217993A
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pga
lead pins
semiconductor device
land
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Takayuki Okinaga
隆幸 沖永
Kanji Otsuka
寛治 大塚
Hiroshi Akasaki
赤崎　博
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Hitachi Solutions Technology Ltd
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ピングリッドアレイ方式による半導体装置の
実装技術に適用して有効な技術に関するものである。
〔従来の技術〕
半導体ペレット（以下、ペレットという）が接合された
基板に多数のリードピンを設けたピングリッドアレイ　
（以下、ＰＧＡという）については、例えば、１９８３
年、マグロウヒル（ＭｃＧｒａｗ−）ｔｉｌｌ）　社発
行、ｒＶＬＳＩテクノロジーＪＰ５８１に記載がある。
上記ＰＧＡを実装基板に搭載するには、従来より、ＰＧ
Ａのリードピンを実装基板のスルーホール内に挿入する
、いわゆるピン挿入方式が用いられているが、近年、Ｐ
ＧＡの多ピン化に伴い、リードピンを実装基板の表面に
半田付けする、いわゆる面実装方式が用いられるように
なった。
ＰＧＡを実装基板上に面実装するには、実装基板上に形
成されたランド（電極）の表面に半田クリームを被着し
た後、リードピンの先端を上記ランド上に位置決め仮固
定し、リフロー炉内で半田を溶融させることによって、
リードピンをランドに接合するのが常法となっている。
〔発明が解決しようとする課題〕
ところが、ＰＧＡのリードピンを実装基板のランドに半
田付けする場合、リードピンがランドに対して位置ずれ
を引き起こすことが問題となっている。
すなわち、重量の小さいＰＧＡの場合には、半田リフロ
ー時のセルフ・アライニング効果によってリードピンが
ランド上に自動的に位置決めされるのでさほどの支障は
ないが、ＰＧＡの多ピン化に伴ってその重量が大きくな
ると、上記したセルフ・アライニング効果が得られなく
なるため、リードピンの先端をランド上に仮固定する際
の位置ずれが修正されず、その結果、リードピンとラン
ドとの接合不良や導通不良などの問題が発生することに
なる。
本発明は、上記問題点に着目してなされたものであり、
その目的は、実装基板上に面実装されるＰＧＡの位置ず
れを容易、かつ、確実に防止することができる技術を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
〔課題を解決するだめの手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、ＰＧＡのリードピンの一部を残余のリードピ
ンよりも長くするとともに、このＰＧＡが面実装される
実装基板側に上記長いリードピンを挿入するための孔を
設けた半導体装置構造とするものである。
また、ＰＧＡが面実装される実装基板上にこのＰＧＡの
リードピンを挿入するためのガイド部材を設けた半導体
装置構造とするものである。
〔作用〕
上記した手段によれば、ＰＧＡのリードピンの先端を実
装基板のランド上に仮固定する際、長いリードピンを実
装基板の孔に挿入することによって、あるいは、リード
ピンを実装基板のガイド部材に挿入することによって、
リードピンの先端をランド上に精確に位置決めできると
ともに、その位置ずれを確実に防止することができる。
〔実施例１〕 第１図は本発明の一実施例である半導体装置を示す要部
断面図である。
本実施例１は、実装基板１の上面にＰＧＡ２が面実装さ
れた半導体装置であり、上記実装基板ｌは、アルミナな
どのセラミック材料で構成され、ＰＧＡ２は、その基板
３がポリイミド樹脂などの耐熱プラスチック材料で構成
されている。
基板３の上面中央部には、所定の集積回路が形成された
ベレット４が載置され、合成樹脂系あるいは銀ペースト
系の接着剤５を介して基板３に接合されている。
ベレット４の周囲には、銅箔配線６がパターン形成され
、各銅箔配線６の一端とベレット４の電極パッド（図示
せず）との間には、アルミニウムや金などからなるワイ
ヤ７がボンディングされている。
基板３の周縁部には、銅箔配線６と電気的に接続された
スルーホール８が多数形成され、各スルーホール８の内
部には、４２７０イなどからなるリードピン９の上部が
挿入固定されている。
各リードピン９の先端（下端）は、実装基板１の上面に
形成されたアルミニウムなどからなるランド１０の表面
に半田付けされ、これにより、ＰＧＡ２と実装基板１の
内部配線層（図示せず）とが電気的に接続されている。
基板３の上面全体は、エポキシ樹脂などからなるポツテ
ィング樹脂１１によって封止され、ベレット４や銅箔配
線６が外部環境から遮断されている。
本実施例１のＰＧＡ２にあっては、多数のリードピン９
のうち、基板３の四隅に位置するスルーホール８に挿入
された四本のリードピン９ａ（図では、二本のみ示す）
の長さが残余のリードピン９の長さよりも長くなってお
り、残余のリードピン９の先端がランド１０の表面に当
接しているのに対し、上記四本のリードピン９ａは、実
装基板１に設けられた四つの孔１２（図では、二つのみ
示す）の内部にそれぞれ挿入され、各先端が実装基板１
の裏面から僅かに外方に突出されている。
上記孔１２は、長いリードピン９ａに対向するランド１
０の下方のバイヤホールが実装基板１の裏面に達するま
で貫通されたものであり、その内径は、リードピン９ａ
の外径とほぼ等しくなっている。
そこで、上記ＰＧＡ２を実装基板ｌの上面に面実装する
に１よ、まず、実装基板１の上面に形成されたランド１
０の表面に半田ペーストを被着し、次いで、ＰＧＡ２を
実装基板１の上面に重ね合わせ、基板３の四隅に位置す
る長いリードピン９ａを実装基板１の孔１２の内部に挿
入する。
すると、残余の各リードピン９の先端は、対向する各ラ
ンドｌＯの表面に精確に位置決めされた状態で仮固定さ
れる。
次いで、ＰＧＡ２が仮固定された上記実装基板１をリフ
ロー炉内で加熱して半田を溶融させることにより、各リ
ードピン９は、位置ずれを引き起こすことなく、各ラン
ド１０に確実に接合される。
従って、本実施例１によれば、下記の効果を得ることが
できる。
（１）、ＰＧＡ２を実装基板１に面実装する際、ＰＧＡ
２の基板３の四隅に位置する長いリードピン９ａを実装
基板１の孔１２の内部に挿入することにより、残余の各
リードピン９の先端がこれと対向する各ランドＩＯの表
面に精確に位置決めされた状態で仮固定されるとともに
、半田リフロー後のリードピン９の位置ずれが確実に防
止される。
（２）、上記（１）により、リードピン９の位置ずれに
起因する導通不良などが防止され、半導体装置の信頼性
が向上する。
（３）、上記（１）により、ＰＧＡ２の多ビン化ならび
に実装基板１への高密度実装が促進される。
（４）、長いリードピン９ａを実装基板ｌの孔１２の内
部に挿入するだけで、リードピン９の位置ずれを防止で
きるので、実装工程のスループットが向上する。
〔実施例２〕 第１図は本発明の他の実施例である半導体装置を示す要
部断面図である。
本実施例２の半導体装置もまた、実装基板１の上面に半
田を介してＰＧＡ２が面実装されたものであるが、本実
施例２の場合には、実装基板ｌの上面に形成されたラン
ドｌ口の一部にガイド部材１３が接合され、これと対向
するリードピン９がこのガイド部材１３に挿入されてい
る。
ガイド部材１３は、アルミニウムなどの金属を円筒状に
成形したもので、その内径がリードピン９の外径にほぼ
等しく、かつ、下端がろう材などを介してランド１０の
表面に接合されている。
ガイド部材１３は、すべてのランド１０に接合する必要
はなく、例えば、基板３の四隅のリードピン９に対向す
る四つのランドｌＯに接合するだけで充分である。
本実施例２の実装基板１の上面にＰＧＡ２を面実装する
には、ガイド部材１３の上端面およびガイド部材１３が
接合されていない残余のランド１０の表面に半田ペース
トを被着し、次いで、ＰＧＡ２を実装基板１の上面に重
ね合わせ、ガイド部材１３が接合されたランド１０に対
向するリードピン９をガイド部材１３に挿入する。
すると、残余のリードピン９の先端がこれと対向する各
ランド１００表面に精確に位置決めされた状態で仮固定
され、次いで、この実装基板１をリフロー炉内で加熱し
て半田を溶融させることにより、各リードピン９は、位
置ずれを引き起こすことなく、各ランド１０に接合され
る。
従って、本実施例２の半導体装置においても、前記実施
例１と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、実施例１における長いリードピンの数や位置、
あるいは、実施例２におけるガイド部材の数や位置は、
いずれも任意に変更してよい。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、ＰＧＡのリードビンの一部を残余のリードピ
ンよりも長くするとともに、この長いリードピンが挿入
される孔を実装基板に設けた半導体装置とすることによ
り、実装基板上に半田を介してＰＧＡを面実装する際の
ＰＧＡの位置ずれを容易、かつ、確実に防止することが
できる。
また、Ｐ’ＧＡが面実装される実装基板上にこのＰＧＡ
のリードピンが挿入されるガイド部材を設けた半導体装
置とすることによっても、実装基板上に半田を介してＰ
ＧＡを面実装する際のＰＧＡの位置ずれを容易、かつ、
確実に防止することができる。
【図面の簡単な説明】
第１図は本発明の一実施例である半導体装置を示す要部
断面図、 第２図は本発明の他の実施例である半導体装置を示す要
部断面図である。 １・・・実装基板、２・・・ビングリッドアレイ　（Ｐ
ＧＡ）　、３・・・基板、４・・・半導体ベレット、５
・・・接着剤、６・・・銅箔配線、７・・・ワイヤ、８
−・欅スルーホール、９．９ａ・・・リードピン、ｌＯ
・・・ランド、１１・・・ポツティング樹脂、１２・・
・孔、１３・・・ガイド部材。

Claims (2)

    【特許請求の範囲】
  1. １．実装基板上に半田を介してピングリッドアレイを面
    実装してなる半導体装置であって、前記ピングリッドア
    レイのリードピンの一部を残余のリードピンよりも長く
    するとともに、前記実装基板に前記長いリードピンが挿
    入される孔を設けたことを特徴とする半導体装置。
  2. ２．実装基板上に半田を介してピングリッドアレイを面
    実装してなる半導体装置であって、前記実装基板上に前
    記ピングリンドアレイのリードピンが挿入されるガイド
    部材を設けたことを特徴とする半導体装置。
JP63042058A 1988-02-26 1988-02-26 半導体装置 Pending JPH01217993A (ja)

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JP63042058A JPH01217993A (ja) 1988-02-26 1988-02-26 半導体装置
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Application Number Priority Date Filing Date Title
JP63042058A JPH01217993A (ja) 1988-02-26 1988-02-26 半導体装置

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