JPH01220058A - マルチプロセツサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、複数の演算処理装置間で単一のメモリを共
有するマルチプロセッサ装置に関する。

【従来の技術】

第４図は例えば特開昭５２−１０３９３５号公報に示さ
れた従来のマルチプロセッサ装置を示す構成図であり、
図において、１ａ〜１ｃは演算処理装置、２ａ〜２ｃお
よび３ａ〜３ｃは演算処理装置１ａ〜１ｃのそれぞれに
対応した読出し専用メモリおよび書込続出しメモリであ
る。また、４は前記演算処理装置１ａ−１ｃが共用でき
る共有メモリ、５ａ〜５ｃはそれぞれ前記演算処理装置
１ａ〜１ｃが共有メモリを利用したいときに出力する共
有メモリ要求信号を受ける受付制御回路である。 さらに、６はこの各受付制御回路５ａ〜５ｃにサイクリ
ックな共有メモリ許可信号を発する走査回路であり、こ
の走査回路はリングカウンタで構成される。 また、ｌｌａ〜Ｉｌｃは各演算処理装置１ａ〜ＩＣに対
応して設けられて、演算処理装置１ａ〜ｌｃが共有メモ
リ４を利用したいときに所定のデータとデータ信号レジ
スタ７ａ〜７ｃに送るためのデータバス、１０ａ〜１０
ｃはこのデータバス１１ａ〜ｌｌｃにより送られるデー
タを共有メモリ４のどこのブロックに入力させるかを指
定するためのアドレス信号を、対応するアドレス信号レ
ジスタ８ａ〜８ｃに送るためのアドレスバスである。 第５図は走査回路６の具体的な構成図であり、図におい
て、Ｕ　ａ　−Ｕ　ｃは第４図における演算処理装置１
ａ〜１ｃに対応した受付制御回路５ａ〜５ｃから出力さ
れ、共有メモリ４が使用中であることを示す共有メモリ
使用信号、１３は共存メモリ使用信号Ｕ　ａ　−Ｕ　ｃ
を入力とするオア回路、１４はオア回路１３の出力を反
転するインバータ、１５はシフトクロツタＣＰとインバ
ータ１４の出力、つまり共有メモリ４が未使用のときに
“１”となる信号とを入力とするアンド回路、また、１
８はいわゆる標準的なリングカウンタであり、Ｑａ〜Ｑ
ｃはシフトクロックＣＰが入力されるとサイクリックに
出力される信号であり、各演算処理装置ｌａ〜１ｃに対
する共有メモリ許可信号として使われる。 第６図は従来のマルチプロセッサ装置の動作を示すブロ
ック各部の信号のタイムチャートであり、図のように各
演算処理装置１ａ〜１ｃが共有メモリ要求信号を出力し
た場合の走査回路６の共有メモリ許可信号Ｑ　ａ　−Ｑ
　ｃと演算処理装置１ａ〜１ｃの共有メモリ利用時間を
示したものである。 次に動作について説明する。 以下に、演算処理装置の共有メモリアクセスを３つの場
合に分は説明していく。 まず、どの演算処理装置１ａ−、ｌｃとも共有メモリ４
に対してアクセスしない場合について説明する。この場
合、走査回路６は高速でサイクリックな共有メモリ許可
信号を受付制御回路５ａ〜５ｃに送っている。この間、
各演算処理装置１ａ〜１ｃは該各演算処理装置１ａ〜１
ｃにそれぞれ対応して設けられた読出し専用メモリ２ａ
〜２Ｃ及び書込読出しメモリ３ａ〜３Ｃに存在するデー
タを、アートレスバス１０ａ〜１０ｃおよびデータバス
１１ａ〜ｌｌｃを介して受けとり、所定の演算処理を実
行している。従って、演算処理装置１ａ〜１ｃは共有メ
モリ４を利用する必要はなく、走査回路６は受付制御回
路５ａ〜５Ｃに共有メモリ要求信号を出力することはな
い。その間、走査回路６は上述したサイクリックな共有
メモリ許可信号の発生を継続するのみである。 つぎに、１個の演算処理装置、例えば演算処理装置ｆｌ
ａのみが共有メモリ４をアクセスする場合について説明
する。 ここで、演算処理装置１Ｅ１ａが独占して利用できるメ
モリ（読出し専用メモリ）２ａ、書込続出しメモリ３ａ
を利用して演算処理を実行している途中で、共有メモリ
４に書き込む必要が生じたとする。 このとき、演算処理袋Ｗ１ａは受付制御回路５ａに共有
メモリ要求信号Ｒａを出力するとともに、データバスｌ
ｌａを介してデータ信号レジスタ７ａにデータを送る。 このとき、同時に該データを共有メモリのどこのブロッ
クに入力するかを指示するアドレス信号をアドレスバス
１０ａを介してアドレス信号レジスタ８ａに送る。この
ようにして演算処理装置１ａ〜１ｃから送られたデータ
信号およびアドレス信号は、それぞれ前記データ信号レ
ジスタ７ａ、アドレス信号レジスタ８ａに保持されて、
走査回路６から受付制御回路５ａに共有メモリ許可信号
Ｑａが入力するのを待つ。 そして、走査回路６から受付制御回路５ａに共有メモリ
許可信号Ｑａが入力されると、前記受付制御回路５ａは
、走査回路６のサイクリックな共有メモリ許可信号の発
生動作を阻止して、受付制御回路５ａにその状態を保持
する。更に、受付制御回路５ａは演算処理装置１ａから
の共有メモリ要求信号Ｒａ及び走査回路６からの共有メ
モリ許可信号Ｑａが入力したことを条件に、データ信号
レジスタ７ａおよびアドレス信号レジスタ８ａに共有メ
モリ許可信号Ｑａを送る。 この共有メモリ許可信号を受けたデータ信号レジスタ７
ａおよびアドレス信号レジスタ８ａは、上述のごとく保
持していたデータ信号およびアドレス信号を共有メモリ
４に入力させて、書き込み動作を行わせる。その後、該
書き込み動作が完了すると、受付制御回路５ａは演算処
理装置１ａおよび走査回路６に書込完了信号を送出する
。これに応じて、走査回路６はこの書込完了信号により
、受付制御回路５ａによって阻止されていた共有メモリ
許可信号のサイクリックな動作を再開させ、各演算処理
装置１ａ〜ＩＣから再度、共有メモリ要求信号が送出さ
れるのを待つ。 更に、２個の演算処理装置、例えば演算処理装置１ｂと
１０とが共有メモリ４に対して同時にアクセスした場合
について説明する。 この場合、演算処理装置１ｂ、ｌｃは共に、前述した演
算処理装置１ａが共有メモリ４に書込み動作を行う場合
と同様に、受付制御回路５ｂ及び５Ｃに共有メモリ要求
信号Ｑｂ、Ｑｃを送出し、また同時にデータ信号レジス
タ７ｂ及び７Ｃとアドレス信号レジスタ８ｂ及び８ｃと
に、それぞれデータバスｌｌｂ及びｌｌｃとアドレスバ
ス１０ｂ及び１０ｃとを介して、データ信号とアドレス
信号とを入力する。 そして、各受付制御回路５ｂ及び５ｃのうち走査回路６
から発せられる共有メモリ許可信号が先に入力されたい
ずれか一方の受付制御回路、例えば受付制御回路５ｂは
、前記共有メモリ許可信号を保持し、走査回路６におけ
るサイクリックな動作を阻止する。 つづいて、前述した１個の演算処理装置１ａが共有メモ
リにアクセスした場合と同様の動作を行い、共有メモリ
４が書込動作を完了すると、受付制御回路５ｂは演算処
理装置１ｂ及び走査回路６に書込完了信号を送出する。 従って、走査回路６はサイクリックな動作を再開し、共
有メモリ許可信号Ｑｃを他方の受付制御回路５ｃに入力
する。 そのため、受付制御回路５ｃは共有メモリ４にデータ信
号及びアドレス信号を送り、書込み動作を行わせる。そ
の後、この演算処理装置１ｃが書込み動作を完了すれば
、走査回路６は再度サイクリックな動作を行い、受付制
御回路５ａ〜５ｃは各演算処理装置１ａ−１ｃから共有
メモリ要求信号が出力されるのを待つ。 次に第５図および第６図を用いて走査回路６の動作を説
明する。 一実施例として、第６図のように演算処理装置１ａのみ
が連続して共有メモリ要求信号を出力した場合を考える
。 最初、各演算処理装置１ａ〜１ｃが共有メモリ要求信号
を出力する前は共有メモリ４は使用中でないので、共有
メモリ使用信号Ｕ　ａ　−Ｕ　ｃは“０”であり、これ
がオア回路１３の入力となる。オア回路１３は“°０”
を出力し、その出力はインバータ１４の入力となる。 よって、アンド回路１５には、インバータ１４の出力“
１”と、シフトクロックＣＰが人力され、出力としてこ
のシフトクロックＣＰを送出する。 その結果、走査回路６はサイクリックな動作をつづけて
いる。 いま、時点Ｓ１において、演算処理装置１ａが共有メモ
リ要求信号Ｒａを出力とするとする。時点Ｓ２で走査回
路６は演算処理装置１ａに共有メモリ許可信号Ｑａを送
出し、該演算処理装置１ａは共有メモリアクセス可能と
なり、共有メモリ４において演算処理を行う。演算処理
を行っている間は、受付制御回路５ａから共有メモリ使
用信号Ｕａがオア回路１３に入力され、このオア回路１
３の出力は“１”となり、インバータ１４の入力となる
。 したがって、アンド回路１５にはインバータ１４の出力
“０”が入力され、アンド回路１５の出力は“０”とな
り、シフトクロツタＣＰの出力は阻止される。その結果
、リングカウンタ１８は停止し、走査回路６は共有メモ
リ許可信号Ｑａを送りつづける。 つぎに、時点Ｓ３で処理を終了した後、再び共有メモリ
使用信号Ｕａ〜Ｕｃは“０”となり、時点Ｓ１と同様に
して、走査回路６はサイクリックな動作を開始する。 そして、Ｔ１時間たった後、時点Ｓ４において演算処理
装置１ａが共有メモリ要求信号Ｒａを出力したとする。 ところが、このとき、走査回路６は演算処理装置１ｂに
許可信号Ｑｂを送出しているため、演算処理装置１ａは
、次に共有メモリ許可信号Ｑａを受けるとるまで、共有
メモリを利用できない。時点Ｓ５で共有メモリ許可信号
Ｑａを受けとり、演算処理装置１ａは共有メモリ利用可
能となる。 この場合、演算処理装置１ａは、時点Ｓ４から時点Ｓ５
までの間、Ｄ１時間だけ待って、演算処理を開始するこ
とになる。同様に、第６図において、３回目の共有メモ
リ要求信号Ｒａが出力された場合も、時点Ｓ６から時点
Ｓ７の間、Ｄ２時間遅れて演算処理を開始することにな
る。 演算処理終了後、再び、走査回路６はサイクリックな動
作を開始し、次の演算処理装置１ｂの要求信号に対し、
共有メモリ許可信号Ｑｂを送出する。

【発明が解決しようとする課題】

従来のマルチプロセッサ装置は以上のように構成されて
いるので、演算処理装置１ａ〜ＩＣのそれぞれが共有メ
モリ４において演算処理を完了した場合、その直後から
走査回路６はサイクリックな動作を継続する為、例えば
演算処理装置１ａが共有メモリ４への書込み処理を終了
した直後に、再度共有メモリ要求信号を出力した場合に
、走査回路６が次に演算処理装置１ａに共有メモリ許可
信号を入力するまで待つ必要があるなどの問題点があっ
た。 この発明は上記のような問題点を解消するためになされ
たもので、従来のマルチプロセッサ装置の走査回路の特
徴を生かしたまま、１つの演算処理装置が共有メモリに
おける処理を終了した後に、再び共有メモリ要求信号を
出力した場合には、走査回路から共有メモリ許可信号を
受けとるまでの待ち時間を短縮し、高速な処理を行うこ
とのできるマルチプロセッサ装置を得ることを目的とす
る。

【課題を解決するための手段】

この発明に係るマルチプロセッサ装置は、共有メモリを
利用したい任意の演算処理装置が共有メモリアクセス要
求信号を走査固定回路に出力するまで、走査回路（リン
グカウンタ）が出力する共有メモリ許可信号を前回アク
セスした演算処理装置にとどめておくような構成とした
ものである。

【作　用】

この発明における走査固定回路は、入力パルスを送出す
る部分に設けられた回路により、任意の演算処理装置が
共有メモリ要求信号を前記走査回路に出力した場合にの
み、リングカウンタのサイクリックな動作を開始する。

【実施例】

以下、この発明の一実施例を図について説明する。第１
図において、１２は走査固定回路で、これ以外のブロッ
クは第４図に示したものと同一であるので、その重複す
る説明は省略する。 また、第２図は本発明による上記走査固定回路１２の具
体的な構成図であり、１３．１４及び１８は第５図に示
したオア回路、アンド回路およびリングカウンタと同一
である。また、１６は第１図における各演算処理装置１
ａ〜１ｃからの共有メモリ要求信号Ｒａ、Ｒｂ、Ｒｃを
入力とするオア回路、１７はシフトクロックＣＰと、イ
ンバータ１４の出力、つまり、共有メモリ使用中でない
ことを示す信号と、オア回路１６の出力とを入力とする
アンド回路である。Ｕａ−Ｕｃ、Ｑａ＝Ｑｃはそれぞれ
従来と同様の共有メモリ使用信号、共有メモリ許可信号
である。 また、第３図は本発明のマルチプロセッサ装置の動作を
示すブロック各部の信号のタイムチャートであり、各演
算処理装置１ａ〜１ｃの共有メモリ要求信号Ｒａ−Ｒｃ
と、走査固定回路１２からの共有メモリ許可信号と各演
算処理装置１ａ〜１ｃの共有メモリ利用時間との関係を
示したものである。 次に第１図、第２図および第３図を用いて動作を説明す
る。第１図において、走査固定回路１２を除く動作は従
来と同様である。また、この実施例においても、従来の
装置と比較するため、第３図において、各演算処理装置
１ａ〜１ｃから共有メモリ要求信号Ｒａ−Ｒｃが従来の
一実施例と同様に送られる場合について説明する。最初
、どの演算処理装置１ａ〜ＩＣも共有メモリ要求信号を
出力していないため、オア回路１６には共有メモリ要求
信号Ｒａ〜Ｒｅが入力されず、このオア回路１６の出力
は“０”となり、これがアンド回路１７に入力される。 このため、アンド回路１７の出力は０″となり、シフト
クロックＣＰは送出されず、走査固定回路１２は停止し
、第２図の場合、演算処理装置ＩＣの共有メモリ許可信
号Ｑｃを送出しつづけている。 次に、時点ｔ１で演算処理装置１ａから共有メモリ要求
信号Ｒａがオア回路１６に入力されると、共有メモリ４
は使用状態ではないので、オア回路１３の出力は“０”
であり、したがってインバータ１４の出力は１°゛であ
る。 これにより、アンド回路１７の出力はシフトクロックＣ
Ｐとなり、走査固定回路１２はサイクリックな動作を開
始する。 次に、時点ｔ２で共有メモリ許可信号Ｑａが演算処理装
置１ａに入力されると、演算処理装置１ａは共有メモリ
４にアクセス可能となり、共有メモリ４において演算処
理を行う。この演算処理を行っている間は従来と同様で
ある。 続いて、時点ｔ３で１回目のアク°セスが完了すると、
共有メモリ要求信号が各演算処理装置１ａ〜ｌｃのいず
れにも出力されていないので、最初の状態と同様に、オ
ア回路１６の出力“ｏ″がアンド回路１７に入力される
。このため、アンド回路１７の出力は“０′”となり、
シフトクロックＣＰは阻止され、従ってリングカウンタ
１８は停止し、演算処理装置１ａに共有メモリ許可信号
Ｑａを送りつづける。 ついで、Ｔ１時間たった後、時点ｔ４で再び演算処理装
置１ａは、共有メモリ要求信号Ｒａを出力する。このと
き、走査固定回路１２が出す共有メモリ許可信号Ｑａは
該演算処理装置１ａに保持されたままであるので、待ち
時間なしに共有メモリを使用できる。 つづいて、Ｔ２時間の後、時点Ｌ６において第３回目の
共有メモリ要求信号Ｒａを出力した場合も、第２回目と
同様である。 また、他の演算処理装置、ここでは演算処理装置１ｂが
共有メモリ要求信号Ｒｂを出力した場合は、演算処理装
置１ａが第１回目に共有メモリ要求信号Ｒａを出力した
場合と同様に走査固定回路１２はサイクリックな動作を
開始し、共有メモリ許可信号Ｑｂを演算処理装置１ｂに
送出し、演算処理完了後はリングカウンタ１８を停止さ
せ、次の共存メモリ要求信号を待つ。 なお、上記実施例では走査回路６を論理回路にて構成し
たものを示したが、走査固定回路１２に共有メモリ要求
信号Ｒａ、Ｒｂ、Ｒｅを受けとると、ビットがオンにな
るレジスタを設け、このレジスタのレジスタ値が０のと
きに、ソフトウェアによって走査固定回路１２をとめる
ようにしてもよい。

【発明の効果】

以上のように、この発明によれば、複数個の演算処理装
置が共有メモリ要求信号を送出していない場合、共有メ
モリ許可信号を前回共有メモリを利用した演算処理装置
にとめておくように、走査固定回路を構成したので、任
意の演算処理装置が続けて、共有メモリを利用するとき
、従来のように走査回路からの許可信号を待つ必要がな
くなり、効率的に処理が行える。特に、アクセス回数の
多い演算処理装置の場合や演算処理装置の数が多い場合
には大幅に処理時間を削減できるものが得られる効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例によるマルチプロセッサ装置
を示す構成図、第２図は本発明の一実施例による走査固
定回路を示す構成図、第３図は本発明のマルチプロセッ
サ装置の一実施例の動作を示すタイムチャート、第４図
は従来のマルチプロセッサ装置を示す構成図、第５図は
従来の走査回路を示す構成図、第６図−は従来のマルチ
プロセッサ装置の動作を示すタイムチャートである。 １ａ〜１ｃは演算処理装置、４は共有メモリ、５ａ〜５
Ｃは受付制御回路、１２は走査固定回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 特　許　出　願　人　　三菱電機株式会社１ＣＸ＋％Ｘ
＋　　コ一一

Claims (1)

【特許請求の範囲】
1. 各種演算処理を実行する複数の演算処理装置と、前記各
   演算処理装置が共用することのできる部分を有する共有
   メモリと、前記各演算処理装置にそれぞれ対応して設け
   られ、かつ対応の演算処理装置が前記共有メモリを利用
   したいときに発する共有メモリ要求信号を受ける受付制
   御回路と、この受付制御回路に共有メモリ要求信号と共
   有メモリ許可信号とが入力したことを条件に共有メモリ
   許可信号を出力して、対応する演算処理装置が前記共有
   メモリを利用できるようにする走査固定回路とを備えた
   マルチプロセッサ装置において、前記走査固定回路は、
   前記各演算処理装置から共有メモリ要求信号が前記走査
   固定回路に入力されていない場合、前回共有メモリを利
   用した演算処理装置に共有メモリ許可信号を送り続ける
   ことを特徴とするマルチプロセッサ装置。