JPH0212360A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
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- JPH0212360A JPH0212360A JP15952788A JP15952788A JPH0212360A JP H0212360 A JPH0212360 A JP H0212360A JP 15952788 A JP15952788 A JP 15952788A JP 15952788 A JP15952788 A JP 15952788A JP H0212360 A JPH0212360 A JP H0212360A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、複数の演算処理装置間で単一のメモリを共
有するマルチプロセッサ装置に関する。
有するマルチプロセッサ装置に関する。
第４図は例えば特開昭５２−１０３９３５号公報に示さ
れた従来のマルチプロセッサ装置を示す構成図であり、
図において、１ａ〜１ｃは演算処理装置、２ａ〜２ｃ及
び３ａ〜３ｃはそれぞれ該演算処理装置１ａ”−１ｃに
対応した読出し専用メモリおよび書込続出しメモリであ
る。また４は前記演算処理装置１ａ〜１ｃが共用できる
共有メモリ、５ａ〜５ｃはそれぞれ前記演算処理装置１
ａ〜ｌｃが共有メモリ４を利用したいときに出力する共
有メモリ要求信号を受ける受付制御回路、６はこの各受
付制御回路５ａ〜５ｃにサイクリックな共有メモリ許可
信号を出力する走査回路であって、この走査回路６はリ
ングカウンタで構成される。 また、ｌｌａ〜ｌｌｃは各演算処理装置１ａ〜ＩＣに対
応して設けられ、８ｆＡ演算処理装置１ａ〜１ｃが共有
メモリ４を利用したいときに所定のデータとデータ信号
レジスタ７ａ〜７ｃに送るためのデータバス、１０ａ〜
１０ｃは前記データバス１１ａ〜ｌｌｃにより送られる
データを共有メモリ４のどこのブロックに入力させるか
を指定するためのアドレス信号を対応するアドレス信号
レジスタ８ａ〜８Ｃに送るためのアドレスバスである。 図中、矢印は信号線を示し、ここでは信号の流れとして
扱っている。ＲａｘＲｃは各演算処理装置１ａ〜ＩＣか
ら出力される共有メモリ要求信号、Ｑ ａ −Ｑ ｃは
走査回路６から各演算処理装置１ａ〜１ｃに送られる共
有メモリ許可信号である。 次に動作について説明する。以下、複数の演算処理装置
ｔｌａ〜１ｃの共有メモリアクセスを３つの場合に分け
て説明する。 まず、どの演算処理装置１ａ〜１ｃも共有メモリ４に対
してアクセスしない場合について説明する。この場合、
走査回路６は高速でサイクリックな共有メモリ許可信号
Ｑａ−Ｑｃを夫々の受付制御回路５ａ〜５Ｃに送出して
いる。この間、各演算処理装置１ａｘｌｃは、該演算処
理装置１８〜１ｃにそれぞれ対応して、設けられた読出
し専用メモリ２ａ〜２ｃ及び書込読出しメモリ３ａ〜３
Ｃにアドレスバス１０ａ〜１０ｃおよびデータバスｌｌ
ａ〜ｌｌｃを介してデータを転送し所定の演算処理を実
行する。従って、演算処理装置１ａ〜１ｃは共有メモリ
４を利用する必要はなく、受付制御回路５ａ〜５Ｃに共
有メモリ許可信号Ｑａ〜Ｑｃを出力することはない。そ
の間、走査回路６は上述したサイクリックな共有メモリ
許可信号Ｑ ａ −Ｑ ｃの発生を継続するのみである
。 つぎに、１個の演算処理装置、例えば１ａのみが共有メ
モリ４をアクセスする場合について説明する。 ここで、演算処理装置１が、独占して利用できるメモリ
（読出し専用メモリ２ａ、書込続出しメモリ３ａを利用
して演算処理を実行している途中に共有メモリ４に書込
み要求が生じたとする。 このとき、演算処理装置１ａは受付制御回路５ａに共有
メモリ要求信号Ｒａを出力するとともに、データバスｌ
ｌａを介してデータ信号レジスタ７ａにデータを送る。 このとき、同時に該データを共有メモリ４のどこのブロ
ックに入力するかを指示するアドレス信号をアドレスバ
スｌｏａを介してアドレス信号レジスタ８ａに送出する
。このようにして演算処理装置１ａから送られたデータ
信号およびアドレス信号はそれぞれ、前記データ信号レ
ジスタ７ａ及びアドレス信号レジスタ８ａに保持されて
、走査回路６から受付制御回路５ａに共有メモリ許可信
号Ｑａが入力するのを待つ。 そして、走査回路６から受付制御回路５ａに共有メモリ
許可信号Ｑａが入力されると、前記受付制御回路５ａは
、走査回路６のサイクリックな共有メモリ許可信号Ｑａ
の発生動作を阻止して、受付制御回路５ａにその状態を
保持する。更に、受付制御回路５ａは演算処理装置１ａ
からの共有メモリ要求信号Ｒａ及び走査回路６からの共
有メモリ許可信号Ｑａが入力したことを条件に、データ
信号レジスタ７ａおよびアドレス信号レジスタ８ａに共
有メモリ許可信号Ｑａを送る。 該共有メモリ許可信号Ｑａを受けたデータ信号レジスタ
７ａおよびアドレス信号レジスタ８ａは、上述のごとく
保持していたデータ信号およびアドレス信号を共有メモ
リ４に入力させて、書込み動作を行わせる。その後、該
書込み動作が完了すると、受付制御回路５ａは演算処理
装置１ａおよび走査回路６に書込み完了の信号を送出す
る。この動作を受けて走査回路６はこの書込み完了信号
により、受付制御回路５ａによって阻止されていた共有
メモリ許可信号Ｑａ−Ｑｃのサイクリックな動作を再開
させる。そして前記走査回路６は各演算処理装置１ａ〜
１ｃから再度、共有メモリ要求信号Ｒａ−Ｒｃが送出さ
れるのを待つ。 次に、２個の演算処理装置、例えば１ｂと１０とが、共
有メモリ４に対して同時にアクセスした場合について説
明する。 この場合、演算処理装置１ｂ、ｌｃは共に、前述した演
算処理装置１ａが共有メモリに書込み動作を行う場合と
同様に、受付制御回路５ｂ及び５Ｃに共有メモリ許可信
号Ｑｂ、Ｑｃを送出し、また同時にデータ信号レジスタ
７ｂ及び７Ｃと、アドレス信号レジスタ８ｂ及び８Ｃと
にそれぞれ、データバスｌｌｂ及びｌｌｃとアドレスバ
ス１０ｂ及び１０ｃとを介して、データ信号とアドレス
信号とを入力する。 そして、各受付制御回路５ｂ及び５Ｃのうち走査回路６
から発せられる共有メモリ許可信号Ｑｂ。 Ｑｃが先に入力されたいずれか一方の受付制御回路、例
えば５ｂは、前記共有メモリ許可信号を保持し、走査回
路６におけるサイクリックな動作を阻止する。 つづいて、前述した１個の演算処理装置１ａが共有メモ
リ４にアクセスした場合と同様の動作を行い、共有メモ
リ４が書込み動作を完了すると、受付制御回路５ｂは演
算処理装置１ｂ及び走査回路６に書込み完了信号を送出
する。従って走査回路６はサイクリックな動作を再開し
、共有メモリ許可信号Ｑｃを他方の受付制御回路５ｃに
入力する。そのため、受付制御回路５ｃは共有メモリ４
にデータ信号及びアドレス信号を送り、書込み動作を行
わせる。その後、この演算処理装置１ｃが書込み動作を
完了すれば、走査回路６は再度サイクリックな動作を行
い、受付制御回路５ａ〜５Ｃは各演算処理装置１ａ〜１
ｃから共有メモリ要求信号が出力されるのを待つ。
れた従来のマルチプロセッサ装置を示す構成図であり、
図において、１ａ〜１ｃは演算処理装置、２ａ〜２ｃ及
び３ａ〜３ｃはそれぞれ該演算処理装置１ａ”−１ｃに
対応した読出し専用メモリおよび書込続出しメモリであ
る。また４は前記演算処理装置１ａ〜１ｃが共用できる
共有メモリ、５ａ〜５ｃはそれぞれ前記演算処理装置１
ａ〜ｌｃが共有メモリ４を利用したいときに出力する共
有メモリ要求信号を受ける受付制御回路、６はこの各受
付制御回路５ａ〜５ｃにサイクリックな共有メモリ許可
信号を出力する走査回路であって、この走査回路６はリ
ングカウンタで構成される。 また、ｌｌａ〜ｌｌｃは各演算処理装置１ａ〜ＩＣに対
応して設けられ、８ｆＡ演算処理装置１ａ〜１ｃが共有
メモリ４を利用したいときに所定のデータとデータ信号
レジスタ７ａ〜７ｃに送るためのデータバス、１０ａ〜
１０ｃは前記データバス１１ａ〜ｌｌｃにより送られる
データを共有メモリ４のどこのブロックに入力させるか
を指定するためのアドレス信号を対応するアドレス信号
レジスタ８ａ〜８Ｃに送るためのアドレスバスである。 図中、矢印は信号線を示し、ここでは信号の流れとして
扱っている。ＲａｘＲｃは各演算処理装置１ａ〜ＩＣか
ら出力される共有メモリ要求信号、Ｑ ａ −Ｑ ｃは
走査回路６から各演算処理装置１ａ〜１ｃに送られる共
有メモリ許可信号である。 次に動作について説明する。以下、複数の演算処理装置
ｔｌａ〜１ｃの共有メモリアクセスを３つの場合に分け
て説明する。 まず、どの演算処理装置１ａ〜１ｃも共有メモリ４に対
してアクセスしない場合について説明する。この場合、
走査回路６は高速でサイクリックな共有メモリ許可信号
Ｑａ−Ｑｃを夫々の受付制御回路５ａ〜５Ｃに送出して
いる。この間、各演算処理装置１ａｘｌｃは、該演算処
理装置１８〜１ｃにそれぞれ対応して、設けられた読出
し専用メモリ２ａ〜２ｃ及び書込読出しメモリ３ａ〜３
Ｃにアドレスバス１０ａ〜１０ｃおよびデータバスｌｌ
ａ〜ｌｌｃを介してデータを転送し所定の演算処理を実
行する。従って、演算処理装置１ａ〜１ｃは共有メモリ
４を利用する必要はなく、受付制御回路５ａ〜５Ｃに共
有メモリ許可信号Ｑａ〜Ｑｃを出力することはない。そ
の間、走査回路６は上述したサイクリックな共有メモリ
許可信号Ｑ ａ −Ｑ ｃの発生を継続するのみである
。 つぎに、１個の演算処理装置、例えば１ａのみが共有メ
モリ４をアクセスする場合について説明する。 ここで、演算処理装置１が、独占して利用できるメモリ
（読出し専用メモリ２ａ、書込続出しメモリ３ａを利用
して演算処理を実行している途中に共有メモリ４に書込
み要求が生じたとする。 このとき、演算処理装置１ａは受付制御回路５ａに共有
メモリ要求信号Ｒａを出力するとともに、データバスｌ
ｌａを介してデータ信号レジスタ７ａにデータを送る。 このとき、同時に該データを共有メモリ４のどこのブロ
ックに入力するかを指示するアドレス信号をアドレスバ
スｌｏａを介してアドレス信号レジスタ８ａに送出する
。このようにして演算処理装置１ａから送られたデータ
信号およびアドレス信号はそれぞれ、前記データ信号レ
ジスタ７ａ及びアドレス信号レジスタ８ａに保持されて
、走査回路６から受付制御回路５ａに共有メモリ許可信
号Ｑａが入力するのを待つ。 そして、走査回路６から受付制御回路５ａに共有メモリ
許可信号Ｑａが入力されると、前記受付制御回路５ａは
、走査回路６のサイクリックな共有メモリ許可信号Ｑａ
の発生動作を阻止して、受付制御回路５ａにその状態を
保持する。更に、受付制御回路５ａは演算処理装置１ａ
からの共有メモリ要求信号Ｒａ及び走査回路６からの共
有メモリ許可信号Ｑａが入力したことを条件に、データ
信号レジスタ７ａおよびアドレス信号レジスタ８ａに共
有メモリ許可信号Ｑａを送る。 該共有メモリ許可信号Ｑａを受けたデータ信号レジスタ
７ａおよびアドレス信号レジスタ８ａは、上述のごとく
保持していたデータ信号およびアドレス信号を共有メモ
リ４に入力させて、書込み動作を行わせる。その後、該
書込み動作が完了すると、受付制御回路５ａは演算処理
装置１ａおよび走査回路６に書込み完了の信号を送出す
る。この動作を受けて走査回路６はこの書込み完了信号
により、受付制御回路５ａによって阻止されていた共有
メモリ許可信号Ｑａ−Ｑｃのサイクリックな動作を再開
させる。そして前記走査回路６は各演算処理装置１ａ〜
１ｃから再度、共有メモリ要求信号Ｒａ−Ｒｃが送出さ
れるのを待つ。 次に、２個の演算処理装置、例えば１ｂと１０とが、共
有メモリ４に対して同時にアクセスした場合について説
明する。 この場合、演算処理装置１ｂ、ｌｃは共に、前述した演
算処理装置１ａが共有メモリに書込み動作を行う場合と
同様に、受付制御回路５ｂ及び５Ｃに共有メモリ許可信
号Ｑｂ、Ｑｃを送出し、また同時にデータ信号レジスタ
７ｂ及び７Ｃと、アドレス信号レジスタ８ｂ及び８Ｃと
にそれぞれ、データバスｌｌｂ及びｌｌｃとアドレスバ
ス１０ｂ及び１０ｃとを介して、データ信号とアドレス
信号とを入力する。 そして、各受付制御回路５ｂ及び５Ｃのうち走査回路６
から発せられる共有メモリ許可信号Ｑｂ。 Ｑｃが先に入力されたいずれか一方の受付制御回路、例
えば５ｂは、前記共有メモリ許可信号を保持し、走査回
路６におけるサイクリックな動作を阻止する。 つづいて、前述した１個の演算処理装置１ａが共有メモ
リ４にアクセスした場合と同様の動作を行い、共有メモ
リ４が書込み動作を完了すると、受付制御回路５ｂは演
算処理装置１ｂ及び走査回路６に書込み完了信号を送出
する。従って走査回路６はサイクリックな動作を再開し
、共有メモリ許可信号Ｑｃを他方の受付制御回路５ｃに
入力する。そのため、受付制御回路５ｃは共有メモリ４
にデータ信号及びアドレス信号を送り、書込み動作を行
わせる。その後、この演算処理装置１ｃが書込み動作を
完了すれば、走査回路６は再度サイクリックな動作を行
い、受付制御回路５ａ〜５Ｃは各演算処理装置１ａ〜１
ｃから共有メモリ要求信号が出力されるのを待つ。
従来のマルチプロセッサ装置は以上のように構成されて
いるので、各演算処理装置１ａ〜ＩＣはサイクリックに
動作する走査回路６によって順次間等に共有メモリ許可
信号Ｑａ−Ｑｃを与えられる。しかし、ある演算処理装
置ｉｔに優先して共有メモリ４を割当てたい場合や、演
算処理装置の共有メモリ利用１＠序が決まっている場合
にも該走査回路６は共有メモリ４を利用しない演算処理
装置に対しても共有メモリ許可信号Ｑ ａ −Ｑ ｃを
送出することになり、本来共有メモリ４を利用したい演
算処理装置がその時間だけ待たされることになる等の課
題があった。 この発明は、上記のような課題を解消するためになされ
たもので、演算処理装置の共有メモリの利用頻度が異な
る場合にも利用頻度の高い演算処理装置の待ち時間を短
縮し、高速処理ができるとともに、システムに応じ、共
有メモリ許可信号を送る順序の変更が容易に行えるマル
チプロセッサ装置を得ることを目的とする。
いるので、各演算処理装置１ａ〜ＩＣはサイクリックに
動作する走査回路６によって順次間等に共有メモリ許可
信号Ｑａ−Ｑｃを与えられる。しかし、ある演算処理装
置ｉｔに優先して共有メモリ４を割当てたい場合や、演
算処理装置の共有メモリ利用１＠序が決まっている場合
にも該走査回路６は共有メモリ４を利用しない演算処理
装置に対しても共有メモリ許可信号Ｑ ａ −Ｑ ｃを
送出することになり、本来共有メモリ４を利用したい演
算処理装置がその時間だけ待たされることになる等の課
題があった。 この発明は、上記のような課題を解消するためになされ
たもので、演算処理装置の共有メモリの利用頻度が異な
る場合にも利用頻度の高い演算処理装置の待ち時間を短
縮し、高速処理ができるとともに、システムに応じ、共
有メモリ許可信号を送る順序の変更が容易に行えるマル
チプロセッサ装置を得ることを目的とする。
この発明に係るマルチプロセッサ装置の可変走査回路は
共有メモリ許可信号を送出する順に演算処理装置番号を
格納した読出し専用メモリ（ＲＯＭ）を備え、前記共有
メモリ許可信号を読出し専用メモリ上のアドレスに対応
する演算処理装置に送出する選択回路を設けたものであ
る。
共有メモリ許可信号を送出する順に演算処理装置番号を
格納した読出し専用メモリ（ＲＯＭ）を備え、前記共有
メモリ許可信号を読出し専用メモリ上のアドレスに対応
する演算処理装置に送出する選択回路を設けたものであ
る。
この発明におけるマルチプロセッサ装置は可変走査回路
内のリングカウンタからサイクリックな信号が制御回路
に送出され、該信号を受信した制御回路は入力信号に対
応した読出し専用メモリ（ＲＯＭ）上のデータを読込み
読込んだデータ、すなわち演算処理装置番号を選択回路
に出力する。 更に前記選択回路は入力されたデータに対応する受付制
御回路に共有メモリ許可信号を送出する。
内のリングカウンタからサイクリックな信号が制御回路
に送出され、該信号を受信した制御回路は入力信号に対
応した読出し専用メモリ（ＲＯＭ）上のデータを読込み
読込んだデータ、すなわち演算処理装置番号を選択回路
に出力する。 更に前記選択回路は入力されたデータに対応する受付制
御回路に共有メモリ許可信号を送出する。
以下、この発明の一実施例を図について説明する。図中
、第４図と同一の部分は同一・の符号をもって図示した
第１図において、１２は可変走査回路である。また、第
２図は本発明による可変走査回路１２の一実施例を示す
図であり、リングカウンタ１３は走査回路６と同一構成
品である。 １４は前記リングカウンタ１３からの信号を入力とし、
メモリへのアクセスを制御する制御回路、１５は演算処
理装置１ａ〜１ｃの番号を格納している読出し専用メモ
リ（ＲＯＭ）、１６は制御回路１４からのデータを入力
とし、そのデータをもとに各演算処理装置１ａ〜１ｃの
受付制御回路５ａ〜５ｃへ共有メモリ許可信号Ｑ ａ
−Ｑ ｃを送出する選択回路である。 次に動作について説明する。まず、第１図において可変
走査回路１２を除く動作は従来と同様である。ここでは
一実施例として、各演算処理装置の共有メモリの利用状
況により、優先順位をつける場合について考える。 今、演算処理装置１ａをメインとして使用し、共有メモ
リ４のアクセス回数が多いものとする。 読出し専用メモリ１５上には、第３図に示すように、ア
ドレスａｏ−ａ３にそれぞれ演算処理装置番号０，０，
１．２を格納している。ここで、演算処理装置番号０，
１．２はそれぞれ演算処理装置１ａ〜ＩＣに対応してい
る。 次に可変走査回路１２内にある回路の主な機能について
説明する。 第３図においてリングカウンタ１３はＳＯ〜Ｓ３の出力
信号を順に繰り返し送出するものとする。 制御回路１４は前記出力信号ＳＯ〜Ｓ４を受は取ると、
対応する読出し専用メモリ１５（ＲＯＭ）上のアドレス
ａＯ〜ａ３のデータ（演算処理装置番号）を読込み、選
択回路１６にデータを送出する。制御回路１４から演算
処理装置番号０．０１．２を受は取ると、該選択回路１
６は対応する演算処理装置に共有メモリ許可信号Ｑ ａ
−Ｑ ｃを送るため受付制御回路５ａ〜５Ｃへ信号を
出力する。 具体的にＲＯＭ上のデータをもとに共有メモリ許可信号
Ｑ ａ −Ｑ ｃを送る手順を次に説明する。 まず、リングカウンタ１３は、信号ＳＯを制御回路１４
に入力する。制御回路１４は信号ＳＯを受取ると読出し
専用メモリ１５ （ＲＯＭ）上のアドレスａＯのデータ
、ここでは、演算処理装置１ａの番号“１”を読み込む
。 次に、データ“１°゛を選択回路１６に入力し、デーダ
′１°′を受は取った該選択回路１６は演算処理装置１
ａの受付制御回路５ａに共有メモリ許可信号Ｑａを送る
。 同様にしてリングカウンタ１３が順次ＳＬ、Ｓ２、Ｓ３
．Ｓｏ、３１と信号を送ると、制御回路１４はそれに対
応してデータ０．１，２，０．０・・・・・・を選択回
路１６に送出し、該選択回路１６は演算処理装置１ａ、
ｌｂ、ｌｃ、ｌａ、ｌａの順に、対応する受付制御回路
に共有メモリ許可信号を送る。このようにして、演算処
理装置１ａに共有メモリアクセスの機会を多（与え、優
先度を高くすることができる。 また、読出し専用メモリ１５（ＲＯＭ）上のデータを変
えることで、優先順位を変えたり、共有メモリ４の利用
順序が、決まっているものに関してはその処理順序に合
わせて、共有メモリ許可信号Ｑ ａ −Ｑ ｃを与える
ことができる。 このようにシステムに応じてＲＯＭの値を変更し、共有
メモリ許可信号Ｑ ａ −Ｑ ｃの送出の順序を変える
ことにより共有メモリ４を利用したい演算処理装置の待
ち時間を必要最小限に短縮する。 なお、上記実施例では共有メモリ要求信号Ｒａ〜Ｒｃを
送出する順番を記憶させる部分として読出し専用メモリ
（ＲＯＭ）を設けた例について示したがランダムにアク
セスしてもよい場合には、リングカウンタ１３を直接使
用した方が高速に処理が行える。そのため、リングカウ
ンタ１３と制御回路１４．リングカウンタ１３と受付制
御回路５ａ〜５ｃとの間にスイッチングを行うための切
換装置を設げることにより、該受付制御回路５ａ〜５ｃ
の方を接続し、制御回路１４側を切り離すことで、リン
グカウンタ１３のみを使用することができる。
、第４図と同一の部分は同一・の符号をもって図示した
第１図において、１２は可変走査回路である。また、第
２図は本発明による可変走査回路１２の一実施例を示す
図であり、リングカウンタ１３は走査回路６と同一構成
品である。 １４は前記リングカウンタ１３からの信号を入力とし、
メモリへのアクセスを制御する制御回路、１５は演算処
理装置１ａ〜１ｃの番号を格納している読出し専用メモ
リ（ＲＯＭ）、１６は制御回路１４からのデータを入力
とし、そのデータをもとに各演算処理装置１ａ〜１ｃの
受付制御回路５ａ〜５ｃへ共有メモリ許可信号Ｑ ａ
−Ｑ ｃを送出する選択回路である。 次に動作について説明する。まず、第１図において可変
走査回路１２を除く動作は従来と同様である。ここでは
一実施例として、各演算処理装置の共有メモリの利用状
況により、優先順位をつける場合について考える。 今、演算処理装置１ａをメインとして使用し、共有メモ
リ４のアクセス回数が多いものとする。 読出し専用メモリ１５上には、第３図に示すように、ア
ドレスａｏ−ａ３にそれぞれ演算処理装置番号０，０，
１．２を格納している。ここで、演算処理装置番号０，
１．２はそれぞれ演算処理装置１ａ〜ＩＣに対応してい
る。 次に可変走査回路１２内にある回路の主な機能について
説明する。 第３図においてリングカウンタ１３はＳＯ〜Ｓ３の出力
信号を順に繰り返し送出するものとする。 制御回路１４は前記出力信号ＳＯ〜Ｓ４を受は取ると、
対応する読出し専用メモリ１５（ＲＯＭ）上のアドレス
ａＯ〜ａ３のデータ（演算処理装置番号）を読込み、選
択回路１６にデータを送出する。制御回路１４から演算
処理装置番号０．０１．２を受は取ると、該選択回路１
６は対応する演算処理装置に共有メモリ許可信号Ｑ ａ
−Ｑ ｃを送るため受付制御回路５ａ〜５Ｃへ信号を
出力する。 具体的にＲＯＭ上のデータをもとに共有メモリ許可信号
Ｑ ａ −Ｑ ｃを送る手順を次に説明する。 まず、リングカウンタ１３は、信号ＳＯを制御回路１４
に入力する。制御回路１４は信号ＳＯを受取ると読出し
専用メモリ１５ （ＲＯＭ）上のアドレスａＯのデータ
、ここでは、演算処理装置１ａの番号“１”を読み込む
。 次に、データ“１°゛を選択回路１６に入力し、デーダ
′１°′を受は取った該選択回路１６は演算処理装置１
ａの受付制御回路５ａに共有メモリ許可信号Ｑａを送る
。 同様にしてリングカウンタ１３が順次ＳＬ、Ｓ２、Ｓ３
．Ｓｏ、３１と信号を送ると、制御回路１４はそれに対
応してデータ０．１，２，０．０・・・・・・を選択回
路１６に送出し、該選択回路１６は演算処理装置１ａ、
ｌｂ、ｌｃ、ｌａ、ｌａの順に、対応する受付制御回路
に共有メモリ許可信号を送る。このようにして、演算処
理装置１ａに共有メモリアクセスの機会を多（与え、優
先度を高くすることができる。 また、読出し専用メモリ１５（ＲＯＭ）上のデータを変
えることで、優先順位を変えたり、共有メモリ４の利用
順序が、決まっているものに関してはその処理順序に合
わせて、共有メモリ許可信号Ｑ ａ −Ｑ ｃを与える
ことができる。 このようにシステムに応じてＲＯＭの値を変更し、共有
メモリ許可信号Ｑ ａ −Ｑ ｃの送出の順序を変える
ことにより共有メモリ４を利用したい演算処理装置の待
ち時間を必要最小限に短縮する。 なお、上記実施例では共有メモリ要求信号Ｒａ〜Ｒｃを
送出する順番を記憶させる部分として読出し専用メモリ
（ＲＯＭ）を設けた例について示したがランダムにアク
セスしてもよい場合には、リングカウンタ１３を直接使
用した方が高速に処理が行える。そのため、リングカウ
ンタ１３と制御回路１４．リングカウンタ１３と受付制
御回路５ａ〜５ｃとの間にスイッチングを行うための切
換装置を設げることにより、該受付制御回路５ａ〜５ｃ
の方を接続し、制御回路１４側を切り離すことで、リン
グカウンタ１３のみを使用することができる。
以上のように、この発明によれば、可変走査回路内に読
出し専用メモリ（ＲＯＭ）を設け、該続出し専用メモリ
に書かれた演算処理装置番号を参照し、その番号に対応
する演算処理装置に、共有メモリ許可信号を送出するよ
うに構成したので、ある演算処理装置が頻繁に共有メモ
リを利用するとき、読出し専用メモリを変更するだけで
、優先順位をつけることができ、それにより演算処理装
置の待ち時間を短縮し、高速処理動作が可能となる等の
効果がある。
出し専用メモリ（ＲＯＭ）を設け、該続出し専用メモリ
に書かれた演算処理装置番号を参照し、その番号に対応
する演算処理装置に、共有メモリ許可信号を送出するよ
うに構成したので、ある演算処理装置が頻繁に共有メモ
リを利用するとき、読出し専用メモリを変更するだけで
、優先順位をつけることができ、それにより演算処理装
置の待ち時間を短縮し、高速処理動作が可能となる等の
効果がある。
第１図は本発明の一実施例のマルチプロセッサシステム
を示す構成図、第２図は本発明の一実施例による可変走
査回路を示す構成図、第３図は本発明の可変走査回路の
一実施例の動作を示すブロック図、第４図は従来のマル
チプロセッサシステムを示す構成図である。 １ａ〜１ｃは演算処理装置、４は共有メモリ、５ａ〜５
ｃは受付制御回路、１２は可変走査回路、１３はリング
カウンタ、１４は制御回路、１５は読出し専用メモリ（
ＲＯＭ） 、１６は選択回路。 なお、図中、同一符号は同一、又は相当部分を示す。 １Ｑ〜Ｉｃ’演算悪哩裟置
を示す構成図、第２図は本発明の一実施例による可変走
査回路を示す構成図、第３図は本発明の可変走査回路の
一実施例の動作を示すブロック図、第４図は従来のマル
チプロセッサシステムを示す構成図である。 １ａ〜１ｃは演算処理装置、４は共有メモリ、５ａ〜５
ｃは受付制御回路、１２は可変走査回路、１３はリング
カウンタ、１４は制御回路、１５は読出し専用メモリ（
ＲＯＭ） 、１６は選択回路。 なお、図中、同一符号は同一、又は相当部分を示す。 １Ｑ〜Ｉｃ’演算悪哩裟置
Claims (1)
- 演算処理装置によって各種演算処理を実行し、その各演
算処理装置が共用できる共用メモリを有し、前記各演算
処理装置に対応して設けられ、かつ対応の演算処理装置
が前記共有メモリを利用したいときに発する共有メモリ
要求信号を受ける受付制御回路及び前記受付制御回路に
共有メモリ許可信号を出力する走査回路とを備え、前記
受付制御回路に共有メモリ要求信号と共有メモリ許可信
号とが入力したことを条件に対応する演算処理装置が前
記共有メモリを利用できるマルチプロセッサ装置におい
て、前記走査回路から出力される共有メモリ許可信号を
可変とするための可変走査回路と、前記可変走査回路の
構成としてリングカウンタから出力されるサイクリック
信号を受信する制御回路と、前記共有メモリをアクセス
する順に各演算処理装置に対応した番号を格納する読出
し専用メモリと、前記リングカウンタからの信号を読み
出し、読出し専用メモリ上のアドレスに変換し、該アド
レスのデータを読み込み、そのデータを出力する制御回
路と、前記制御回路からのデータを入力としてそのデー
タに対応した演算処理装置に共有メモリアクセス許可信
号を出力とする選択回路とを設けたことを特徴とするマ
ルチプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15952788A JPH0212360A (ja) | 1988-06-29 | 1988-06-29 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15952788A JPH0212360A (ja) | 1988-06-29 | 1988-06-29 | マルチプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212360A true JPH0212360A (ja) | 1990-01-17 |
Family
ID=15695715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15952788A Pending JPH0212360A (ja) | 1988-06-29 | 1988-06-29 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212360A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06259386A (ja) * | 1993-03-02 | 1994-09-16 | Toshiba Corp | 資源管理方式 |
-
1988
- 1988-06-29 JP JP15952788A patent/JPH0212360A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06259386A (ja) * | 1993-03-02 | 1994-09-16 | Toshiba Corp | 資源管理方式 |
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