JPH01220194A - ブロックアドレス発生装置 - Google Patents
ブロックアドレス発生装置Info
- Publication number
- JPH01220194A JPH01220194A JP63045171A JP4517188A JPH01220194A JP H01220194 A JPH01220194 A JP H01220194A JP 63045171 A JP63045171 A JP 63045171A JP 4517188 A JP4517188 A JP 4517188A JP H01220194 A JPH01220194 A JP H01220194A
- Authority
- JP
- Japan
- Prior art keywords
- block address
- circuit
- address
- address value
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Television Signal Processing For Recording (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は直列型ディジタルデータを記録再生する場合の
ブロックアドレス発生装置に関するものである。
ブロックアドレス発生装置に関するものである。
従来の技術
従来より、直列型ディジタルデータの記録再生は多くの
分野で幅広く用いられており、最近での例としては、デ
ィジタルオーディオテープレコーダ（Ｉ）ＡＴ）がある
。
分野で幅広く用いられており、最近での例としては、デ
ィジタルオーディオテープレコーダ（Ｉ）ＡＴ）がある
。
今、−例として、回転ヘッド方式ディジタルオーディオ
テープレコーダ（Ｒ−ＤＡＴ）を考えれば、その記録信
号は第２図に示す如く、直列型ディジタルデータ、Ｄｏ
、・叩・Ｄｎ に対し、時間的に等間隔なブロック周期
Ｂ、で特定パターンの同期信号５ＹＮＣを挿入し、その
他に、直列型ディジタルデータへの記録内容等識別用コ
ードＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ブロック
周期単位でのアドレスコードＢ Ａ （Ｂ、１ｏｃｋ
Ａｄｄｒｅｓｓ） 、そしてＩＤおよびＢＡに対する誤
り検出符号ＥＤＣ（Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ
Ｃｏｄｅ）を備えた構成となっている。そして各コード
は８ピ・７ト単位で構成され、シンボルと呼ばれている
。
テープレコーダ（Ｒ−ＤＡＴ）を考えれば、その記録信
号は第２図に示す如く、直列型ディジタルデータ、Ｄｏ
、・叩・Ｄｎ に対し、時間的に等間隔なブロック周期
Ｂ、で特定パターンの同期信号５ＹＮＣを挿入し、その
他に、直列型ディジタルデータへの記録内容等識別用コ
ードＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ブロック
周期単位でのアドレスコードＢ Ａ （Ｂ、１ｏｃｋ
Ａｄｄｒｅｓｓ） 、そしてＩＤおよびＢＡに対する誤
り検出符号ＥＤＣ（Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ
Ｃｏｄｅ）を備えた構成となっている。そして各コード
は８ピ・７ト単位で構成され、シンボルと呼ばれている
。
第３図に従来のブロックアドレス発生装置のブロック図
を示す。第３図において、入力端子２より再生時の直列
型ディジタルデータが入力され、同期信号検出回路３に
おいて同期信号が検出されるとともに、同期信号に位相
同期した信号が作成される。前記直列型ディジタルデー
タはブロックアドレスラッチ回路４において、同期信号
検出回路３からのラッチパルスによりアドレスコードＢ
Ａがラッチされる。さらに前記直列型ディジタルデータ
はパリティ検査回路６において、同期信号検出回路３か
らのパルスにより、例えば、第２図の符号構成において Ｐ＝Ｗ１■Ｗ２ マタは Ｐ＝ｖｖ１０Ｗ２ （■は排他的論理和を示す。） で表わせる偶数または奇数パリティに正しくなっている
かどうか判定する。同期信号検出回路３の出力がブロッ
クアドレスカウンタ回路６のクロック端子に人力される
とともに、入力端子１を介して回転ヘッド（図示せず）
の回転位置を示すヘットスイッチパルス信号がブロック
アドレスカウンタ回路６のリセット端子に入力され、ブ
ロックアドレスカウンタ回路６のカウンタの内容は前記
ヘット１スイッチパルス信号のエツジでリセットされ、
以後同期１百号をクロックとしてカウントアツプされ、
次のヘッドスイッチパルス信号のエツジでリセットされ
、以後これを繰り返している。ブロックアドレスカウン
タ回路６の出力（８ビツト）とブロックアドレスラッチ
回路４の出力（８ビツト）とがブロックアドレス不一致
回路８に人力され、ブロックアドレス値が同じかどうか
判定し、ブロックアドレス不一致回路８の出力とパリテ
ィ検査回路６の出力とがへＮＤ回路７に入力され、パリ
ティ検査結果が正しくさらにブロックアドレス値が不一
致であればＡ ｒ４ Ｄ回路７からパルスが発生し、ブ
ロックアドレスカウンタ回路６のロード端子に入力され
、ブロックアドレスラッチ回路４の出力（８ビツト）が
ブロックアドレスカウンタ回路６のデータ入力端子に入
力され、ブロックアドレスラッチ回路４のアドレス値が
ブロックアドレスカウンタ回路６にロードされる。ブロ
ックアドレスカウンタ回路６の出力（８ビツト）は出力
端子９を介して出力され、再生ディジタルデータのＲＡ
Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
ヘの書き込み時のアドレス値の一部を形成している。
を示す。第３図において、入力端子２より再生時の直列
型ディジタルデータが入力され、同期信号検出回路３に
おいて同期信号が検出されるとともに、同期信号に位相
同期した信号が作成される。前記直列型ディジタルデー
タはブロックアドレスラッチ回路４において、同期信号
検出回路３からのラッチパルスによりアドレスコードＢ
Ａがラッチされる。さらに前記直列型ディジタルデータ
はパリティ検査回路６において、同期信号検出回路３か
らのパルスにより、例えば、第２図の符号構成において Ｐ＝Ｗ１■Ｗ２ マタは Ｐ＝ｖｖ１０Ｗ２ （■は排他的論理和を示す。） で表わせる偶数または奇数パリティに正しくなっている
かどうか判定する。同期信号検出回路３の出力がブロッ
クアドレスカウンタ回路６のクロック端子に人力される
とともに、入力端子１を介して回転ヘッド（図示せず）
の回転位置を示すヘットスイッチパルス信号がブロック
アドレスカウンタ回路６のリセット端子に入力され、ブ
ロックアドレスカウンタ回路６のカウンタの内容は前記
ヘット１スイッチパルス信号のエツジでリセットされ、
以後同期１百号をクロックとしてカウントアツプされ、
次のヘッドスイッチパルス信号のエツジでリセットされ
、以後これを繰り返している。ブロックアドレスカウン
タ回路６の出力（８ビツト）とブロックアドレスラッチ
回路４の出力（８ビツト）とがブロックアドレス不一致
回路８に人力され、ブロックアドレス値が同じかどうか
判定し、ブロックアドレス不一致回路８の出力とパリテ
ィ検査回路６の出力とがへＮＤ回路７に入力され、パリ
ティ検査結果が正しくさらにブロックアドレス値が不一
致であればＡ ｒ４ Ｄ回路７からパルスが発生し、ブ
ロックアドレスカウンタ回路６のロード端子に入力され
、ブロックアドレスラッチ回路４の出力（８ビツト）が
ブロックアドレスカウンタ回路６のデータ入力端子に入
力され、ブロックアドレスラッチ回路４のアドレス値が
ブロックアドレスカウンタ回路６にロードされる。ブロ
ックアドレスカウンタ回路６の出力（８ビツト）は出力
端子９を介して出力され、再生ディジタルデータのＲＡ
Ｍ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
ヘの書き込み時のアドレス値の一部を形成している。
ところで映像信号を回転ヘッドを用いて磁気テープに記
録再生する磁気録画再生装置において。
録再生する磁気録画再生装置において。
音声信号をディジタル信号にして記録再生する場合には
、アナログ音声信号をサンプリング周波数ｆ、 （例ｆ
、 ＝ ４８ ｋ）ｈ ）でディジタル信号にするた
め、映像信号のフィールド周波数ｆｖ（ＮＴＳＣ方式ｆ
ｖ＝Ｅ５９．９４Ｈｚ ）との比が８００．８となり、
そこでフィールド内のデータ数を大小２種類にして（例
ニア９２と８１０）、音声データの少ないフィールド（
７９２データのフィールド）には不足分としてダミーデ
ータを付加して記録している。
、アナログ音声信号をサンプリング周波数ｆ、 （例ｆ
、 ＝ ４８ ｋ）ｈ ）でディジタル信号にするた
め、映像信号のフィールド周波数ｆｖ（ＮＴＳＣ方式ｆ
ｖ＝Ｅ５９．９４Ｈｚ ）との比が８００．８となり、
そこでフィールド内のデータ数を大小２種類にして（例
ニア９２と８１０）、音声データの少ないフィールド（
７９２データのフィールド）には不足分としてダミーデ
ータを付加して記録している。
そのダミーデータが付加されているかいないかを示す情
報を前記第２図のアドレスコードＢＡのＭＳＢを用いて
記録するため、ブロックアドレス値は７ビツト記録とな
り、例えば１フイールドのブロック数が１３６の場合に
は（０〜１２７゜０〜ｅ）という状態で磁気テープに記
録される。
報を前記第２図のアドレスコードＢＡのＭＳＢを用いて
記録するため、ブロックアドレス値は７ビツト記録とな
り、例えば１フイールドのブロック数が１３６の場合に
は（０〜１２７゜０〜ｅ）という状態で磁気テープに記
録される。
発明が解決しようとする課題
しかしながら上記のような映像信号に同期させて音声信
号をディジタル記録する場合には、磁気テープに記録さ
れているブロックアドレスは７ビツトしかないので、再
生時のブロックアドレス値（８ビツト）を記録ブロック
アドレス値（７ピント）から直接作成することはできな
いという問題点を有していた。
号をディジタル記録する場合には、磁気テープに記録さ
れているブロックアドレスは７ビツトしかないので、再
生時のブロックアドレス値（８ビツト）を記録ブロック
アドレス値（７ピント）から直接作成することはできな
いという問題点を有していた。
本発明は上記問題点に鑑みてなされたものであり、映像
信号・と同時に音声信号をディジタル化して記録再生す
る場合のブロックアドレス値を発生するブロックアドレ
ス発生装置を提供するものである。
信号・と同時に音声信号をディジタル化して記録再生す
る場合のブロックアドレス値を発生するブロックアドレ
ス発生装置を提供するものである。
課題を解決するための手段
本発明のブロックアドレス発生装置は、上記目的を達す
るために、再生位置に記録されているアドレスを回転ヘ
ッドの回転位置に応じて予測するブロックアドレス予測
手段と、回転ヘッドが磁気テープから読み取った再生ア
ドレス値と出力アドレス値とからの合成アドレス値を作
成する合成アドレス値発生手段と、前記合成アドレス値
と前記ブロックアドレス予測手段による予測アドレス値
とを比較するアドレス値比較手段と、アドレス値比較手
段による比較誤差が所定範囲内のときにだけ前記合成ア
ドレス値を新たな出力アドレス値とする選択手段とを設
けたことを特徴とするものである。
るために、再生位置に記録されているアドレスを回転ヘ
ッドの回転位置に応じて予測するブロックアドレス予測
手段と、回転ヘッドが磁気テープから読み取った再生ア
ドレス値と出力アドレス値とからの合成アドレス値を作
成する合成アドレス値発生手段と、前記合成アドレス値
と前記ブロックアドレス予測手段による予測アドレス値
とを比較するアドレス値比較手段と、アドレス値比較手
段による比較誤差が所定範囲内のときにだけ前記合成ア
ドレス値を新たな出力アドレス値とする選択手段とを設
けたことを特徴とするものである。
作 用
本発明は上記した構成により、同期パターン及びアドレ
スの付加されたディジタル信号を、前記同期パターン及
びアドレスがトラック上の所定の位置になるように回転
ヘッドにて記録した磁気テープを再生するにあたり、再
生を行う回転ヘッドの回転位置を検出し、この検出され
た回転位置より記録されている前記アドレス（８ビツト
）を予測し、再生アドレス値（７ビツト）と出力アドレ
ス値（上位１ビツト）から合成アドレス値（８ビツト）
を作成し、前記合成アドレス頃（８ビツト）と前記予測
されたアドレス値（８ビツト）を比較し、比較誤差が所
定範囲内のとき合成アドレス値（８ビツト）を新たな出
力アドレス値として採用するので正しいアドレス値が作
成され、再生ディジタルデータのＲＡＭへの書き込み動
作を正しく行うことができる。
スの付加されたディジタル信号を、前記同期パターン及
びアドレスがトラック上の所定の位置になるように回転
ヘッドにて記録した磁気テープを再生するにあたり、再
生を行う回転ヘッドの回転位置を検出し、この検出され
た回転位置より記録されている前記アドレス（８ビツト
）を予測し、再生アドレス値（７ビツト）と出力アドレ
ス値（上位１ビツト）から合成アドレス値（８ビツト）
を作成し、前記合成アドレス頃（８ビツト）と前記予測
されたアドレス値（８ビツト）を比較し、比較誤差が所
定範囲内のとき合成アドレス値（８ビツト）を新たな出
力アドレス値として採用するので正しいアドレス値が作
成され、再生ディジタルデータのＲＡＭへの書き込み動
作を正しく行うことができる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。第１図は本発明のブロックアドレス発生装置の一
実施例のブロック図である。
する。第１図は本発明のブロックアドレス発生装置の一
実施例のブロック図である。
第１図において、入力端子２よシ再生時の直列型ディジ
タルデータが入力され、同期信号検出回路３において同
期信号が検出されるとともに、同期信号に位相同期した
信号が作成される。前記直列型ディジタルデータはブロ
ックアドレスラッチ回路４において同期信号検出回路３
からのラッチパルスによりアドレスコードＢＡがラッチ
される。
タルデータが入力され、同期信号検出回路３において同
期信号が検出されるとともに、同期信号に位相同期した
信号が作成される。前記直列型ディジタルデータはブロ
ックアドレスラッチ回路４において同期信号検出回路３
からのラッチパルスによりアドレスコードＢＡがラッチ
される。
さらに前記直列型ディジタルデータはパリティ検査回路
５において、同期信号検出回路３からのパルスにより、
例えば第２図の符号構成においてＰ＝Ｗ１■Ｗ２ またはＰ＝Ｗ１■Ｗ２ （■は排他的論理和を示す） で表わせる偶数または奇数パリティに正しくなっている
かどうか判定する。同期信号検出回路３の出力がブロッ
クアドレスカウンタ回路６のクロック端子に人力される
とともに、入力端子１を介して回転ヘッド（図示せず）
の回転位置を示すヘッドスイッチパルス信号がブロック
アドレスカウンタ回路６のリセット端子に入力され、ブ
ロックアドレスカウンタ回路６のカウンタの内容は前記
ヘッドスイッチパルス信号のエツジでリセットされ、以
後同期信号をクロックとしてカウントアツプされ、次の
ヘッドスイッチパルス信号のエツジでリセットされ以下
これ金繰り返している。ブロックアドレスカウンタ回路
６の出力（下位７ビツト）とプロ゛ツクアドレスラッチ
回路４の出力（下位７ビツト）とがブロックアドレス不
一致回路８に入力され、ブロックアドレス値が同じかど
うか判定する。ブロックアドレスラッチ回路４の出力（
下位７ビツト）とブロックアドレスカウンタ回路６の出
力（上位１ビツト）とが合成ブロックアドレス発生回路
１３に入力され、ブロックアドレスの最上位ビットをブ
ロックアドレスカウンタ回路６の出力で、下位７ビツト
をグロックアドレスラッ −子回路４の出力で
構成する合成ブロックアドレス値を作成する。
５において、同期信号検出回路３からのパルスにより、
例えば第２図の符号構成においてＰ＝Ｗ１■Ｗ２ またはＰ＝Ｗ１■Ｗ２ （■は排他的論理和を示す） で表わせる偶数または奇数パリティに正しくなっている
かどうか判定する。同期信号検出回路３の出力がブロッ
クアドレスカウンタ回路６のクロック端子に人力される
とともに、入力端子１を介して回転ヘッド（図示せず）
の回転位置を示すヘッドスイッチパルス信号がブロック
アドレスカウンタ回路６のリセット端子に入力され、ブ
ロックアドレスカウンタ回路６のカウンタの内容は前記
ヘッドスイッチパルス信号のエツジでリセットされ、以
後同期信号をクロックとしてカウントアツプされ、次の
ヘッドスイッチパルス信号のエツジでリセットされ以下
これ金繰り返している。ブロックアドレスカウンタ回路
６の出力（下位７ビツト）とプロ゛ツクアドレスラッチ
回路４の出力（下位７ビツト）とがブロックアドレス不
一致回路８に入力され、ブロックアドレス値が同じかど
うか判定する。ブロックアドレスラッチ回路４の出力（
下位７ビツト）とブロックアドレスカウンタ回路６の出
力（上位１ビツト）とが合成ブロックアドレス発生回路
１３に入力され、ブロックアドレスの最上位ビットをブ
ロックアドレスカウンタ回路６の出力で、下位７ビツト
をグロックアドレスラッ −子回路４の出力で
構成する合成ブロックアドレス値を作成する。
さらに入力端子１からのヘッドスイッチパルス信号が基
準ブロックアドレス発生回路１１に入力され、基準ブロ
ックアドレス発生回路１１はカウンタ回路で構成され、
ヘッドスイッチパルス信号のエツジでカウンタ回路がリ
セットされ、基準クロックによりカウントアツプし、次
のヘッドスイッチパルス信号のエツジでカウンタ回路が
リセットされ、磁気テープの回転ヘッド位置に対応した
ブロックアドレス値を発生する。基準ブロックアドレス
発生回路１１の出力（８ビツト）と合成ブロックアドレ
ス発生回路１３の出力（８ビツト）とがアドレス値比較
回路１２に入力される。ここで基準ブロックアドレス発
生回路１１の予測アドレス値ＮＡ と合成ブロックアド
レス発生回路１３の合成アドレス値ＮＢ とすれば、ア
ドレス値比較回路１２は、以下に示す差の絶対値を求め
る演算Ｎ ＝ ｌ ＮＡ−ＮＢｌ を行い、演算結果Ｎを所定値ＮＲＥＦと大小判別を行う
。パリティ検査回路５の出力及びブロックアドレス不一
致回路８の出力及びアドレス値比較回路１２の出力がＡ
ＮＤ回路７に入力され、パリティ検査結果が正しくさら
にブロックアドレス値が不一致でかつ ＮＲＥＦ＞ ｌ ＮＡ−ＮＢ ｌ が成立すればＡＮＤ回路７からパルスが光生じ。
準ブロックアドレス発生回路１１に入力され、基準ブロ
ックアドレス発生回路１１はカウンタ回路で構成され、
ヘッドスイッチパルス信号のエツジでカウンタ回路がリ
セットされ、基準クロックによりカウントアツプし、次
のヘッドスイッチパルス信号のエツジでカウンタ回路が
リセットされ、磁気テープの回転ヘッド位置に対応した
ブロックアドレス値を発生する。基準ブロックアドレス
発生回路１１の出力（８ビツト）と合成ブロックアドレ
ス発生回路１３の出力（８ビツト）とがアドレス値比較
回路１２に入力される。ここで基準ブロックアドレス発
生回路１１の予測アドレス値ＮＡ と合成ブロックアド
レス発生回路１３の合成アドレス値ＮＢ とすれば、ア
ドレス値比較回路１２は、以下に示す差の絶対値を求め
る演算Ｎ ＝ ｌ ＮＡ−ＮＢｌ を行い、演算結果Ｎを所定値ＮＲＥＦと大小判別を行う
。パリティ検査回路５の出力及びブロックアドレス不一
致回路８の出力及びアドレス値比較回路１２の出力がＡ
ＮＤ回路７に入力され、パリティ検査結果が正しくさら
にブロックアドレス値が不一致でかつ ＮＲＥＦ＞ ｌ ＮＡ−ＮＢ ｌ が成立すればＡＮＤ回路７からパルスが光生じ。
ブロックアドレスカウンタ回路６のロード端子に入力さ
れる。合成ブロックアドレス発生回路１３の出力（８ビ
ツト）がブロックアドレスカウンタ回路６のデータ入力
端子に入力され、ＡＮＤ回路７からのロードパルスによ
りブロックアドレスカウンタ回路６にロードされる。ブ
ロックアドレスカウンタ回路６の出力（８ビツト）は出
力端子９を介して出力され、再生ディジタルデータのＲ
ＡＭへの書き込み時のアドレス値の一部を形成している
。
れる。合成ブロックアドレス発生回路１３の出力（８ビ
ツト）がブロックアドレスカウンタ回路６のデータ入力
端子に入力され、ＡＮＤ回路７からのロードパルスによ
りブロックアドレスカウンタ回路６にロードされる。ブ
ロックアドレスカウンタ回路６の出力（８ビツト）は出
力端子９を介して出力され、再生ディジタルデータのＲ
ＡＭへの書き込み時のアドレス値の一部を形成している
。
発明の効果
以上のように本発明によれば、回転ヘッドの回転位置よ
り予測したアドレス値でブロックアドレス値の範囲を限
定することにより、ブロックアドレス値の最上位ビット
を作成し、正しいブロックアドレス値で再生ディジタル
データをＲＡＭに書き込むことができる。また万一バリ
ティ検査回路が誤って正しいと判断してブロックアドレ
ス値が修正された場合においても、再生ディジタルデー
タをＲＡＭに書き込まれる範囲が予測アドレス値の近傍
に制限されるので、再生ディジタルデータが１トラック
分完全にＲＡＭに書き込まれなくても、ＲＡＭに書き込
まれた再生ディジタルデータの誤り訂正処理を開始する
ことができ、再生ディジタルデータがＲＡＭに書き込み
されてから誤り訂正開始までの時間が大巾に短縮できる
。よって音声信号のディジタル記録・再生に伴う丹生時
のデータ処理時間が大巾に短縮できる。従って、映像信
号と音声信号とを記録・再生する場合の映像信号に対し
て音声信号の処理遅延時間差（ＴＤ）が小さくできると
いう利点がある。特にダビング回数（ｎ：回数）がふえ
ても映像信号に対して音声信号の処理遅延時間差（Ｔｐ
ｎ＝ ｎ Ｘ Ｔｐ）も小さいため、視聴者に処理遅延
時間差が認識されないという利点がある。
り予測したアドレス値でブロックアドレス値の範囲を限
定することにより、ブロックアドレス値の最上位ビット
を作成し、正しいブロックアドレス値で再生ディジタル
データをＲＡＭに書き込むことができる。また万一バリ
ティ検査回路が誤って正しいと判断してブロックアドレ
ス値が修正された場合においても、再生ディジタルデー
タをＲＡＭに書き込まれる範囲が予測アドレス値の近傍
に制限されるので、再生ディジタルデータが１トラック
分完全にＲＡＭに書き込まれなくても、ＲＡＭに書き込
まれた再生ディジタルデータの誤り訂正処理を開始する
ことができ、再生ディジタルデータがＲＡＭに書き込み
されてから誤り訂正開始までの時間が大巾に短縮できる
。よって音声信号のディジタル記録・再生に伴う丹生時
のデータ処理時間が大巾に短縮できる。従って、映像信
号と音声信号とを記録・再生する場合の映像信号に対し
て音声信号の処理遅延時間差（ＴＤ）が小さくできると
いう利点がある。特にダビング回数（ｎ：回数）がふえ
ても映像信号に対して音声信号の処理遅延時間差（Ｔｐ
ｎ＝ ｎ Ｘ Ｔｐ）も小さいため、視聴者に処理遅延
時間差が認識されないという利点がある。
第１図は本発明の一実施例におけるブロックアドレス発
生装置のブロック図、第２図は第１図における入力端子
２に加わる直列型ディジタルデータの信号構成図、第３
図は従来のブロックアドレス発生装置のブロック図であ
る。 １．２・・・・・・入力端子、３・・・・・・同期信号
検出回路、４・・・・・・ブロックアドレスラッチ回路
、６・・・・・・パリティ検査回路、６・・・・・・ブ
ロックアドレスカウンタ回路、７・・・・・・Ａ Ｎ
Ｄ回路、８・・・・・・ブロックアドレス不一致回路、
９・・・・・・出力端子、１１・・・・・・基準ブロッ
クアドレス発生回路、１２・・・・・・アドレス値比較
回路、１３・・・・・・合成ブロックアドレス発生回路
。
生装置のブロック図、第２図は第１図における入力端子
２に加わる直列型ディジタルデータの信号構成図、第３
図は従来のブロックアドレス発生装置のブロック図であ
る。 １．２・・・・・・入力端子、３・・・・・・同期信号
検出回路、４・・・・・・ブロックアドレスラッチ回路
、６・・・・・・パリティ検査回路、６・・・・・・ブ
ロックアドレスカウンタ回路、７・・・・・・Ａ Ｎ
Ｄ回路、８・・・・・・ブロックアドレス不一致回路、
９・・・・・・出力端子、１１・・・・・・基準ブロッ
クアドレス発生回路、１２・・・・・・アドレス値比較
回路、１３・・・・・・合成ブロックアドレス発生回路
。
Claims (1)
- 同期パターンおよびアドレスの制御情報が付加されたデ
ィジタル・データを前記制御情報がトラック上の所定位
置になるよう磁気テープに記録し、前記磁気テープを回
転ヘッドで再生する磁気記録再生装置であって、再生位
置に記録されている前記アドレスを前記回転ヘッドの回
転位置に応じて予測するブロックアドレス予測手段と、
前記回転ヘッドが磁気テープから読み取った再生アドレ
ス値と出力アドレス値とから合成アドレス値を作成する
合成アドレス値発生手段と、前記合成アドレス値と前記
ブロックアドレス予測手段による予測アドレス値とを比
較するアドレス値比較手段と、前記アドレス値比較手段
による比較誤差が所定範囲内のときだけ前記合成アドレ
ス値を新たな出力アドレス値とする選択手段とを備えた
ブロックアドレス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045171A JPH01220194A (ja) | 1988-02-26 | 1988-02-26 | ブロックアドレス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045171A JPH01220194A (ja) | 1988-02-26 | 1988-02-26 | ブロックアドレス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220194A true JPH01220194A (ja) | 1989-09-01 |
Family
ID=12711819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045171A Pending JPH01220194A (ja) | 1988-02-26 | 1988-02-26 | ブロックアドレス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220194A (ja) |
-
1988
- 1988-02-26 JP JP63045171A patent/JPH01220194A/ja active Pending
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