JPH0214471A - メモリー制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は直列型ディジタルデータを記録再生する場合の
メモリー制御装置に関するものである。

従来の技術 従来よシ、直列型ディジタルデータの記録再生は多くの
分野で幅広く用いられておシ、最近での例としては一デ
ィジタルオーディオテープレコーダ（ＤＡＴ）がある。

今、−例として、回転ヘッド方式ディジタルオーディオ
チーブレコーダ（Ｒ−ＤＡＴ）を考えれば、その記録信
号は第３図に示す如く、直列型ディジタルデータＤｏ、
・・・・・・　Ｄｎ　　に対し、時間的に等間隔なブロ
ック周期Ｂｔで特定パターンの同期信号５ＹＮＣを挿入
し、その他に、直列型ディジタルデータへの記録内容等
識別用コードＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ　）
、ブロー）り周期単位でのアドレスコードＢＡ（Ｂｌｏ
ｃｋ　Ａｄｄｒｅｓｓ　）、そしてＩＤおよびＢＡに対
する誤り検出符号ＥＤＣ（Ｅｒｒｏｒ　Ｄｅｔｅｃｔｉ
ｏｎ　Ｃｏｄｅ　）を備えた構成となっている。そして
各コードは８ビット単位で構成され、シンボルと呼ばれ
ている。

第４図に従来のメモリー制御装置のブロック図を示す。

第４図において、入力端子２より再生時の直列型ディジ
タルデータが入力され、同期信号検出回路３において同
期信号が検出されるとともに、同期信号に位相同期した
信号が作成される。

前記直列型ディジタルデータはブロックアドレスラッチ
回路４において、同期信号検出回路３からのラッチパル
スによシアドレスコード８人がラッチされる。さらに前
記直列をディジタルデータはパリティ検査回路５におい
て、同期信号検出回路３からのパルスにより、例えば、
第２図の符号構成において Ｐ＝＝Ｗ、■Ｗ２ または　Ｐ＝Ｗ１　■Ｗ２ （■は排他的論理和を示す。） で表わせる偶数または奇数パリティに正しくなっている
かどうか判定する。同期信号検出回路３の出力がブロッ
クアドレスカラ／り回路６のクロック端子に入力される
とともに、入力端子１を介して回転ヘッド（図示せず）
の回転位置を示すヘッドスイッチパルス信号がブロック
アドレスカウンタ回路６のリセット端子に入力され、ブ
ロックアドレスカウンタ回路６０カウンタの内容は前記
ヘッドスイッチパルス信号のエツジでリセットされ、以
後同期信号をクロックとしてカウントアツプされ、次の
へ、ラドスイッチパルス信号のエツジでリセットされ、
以後これを繰シ返している。ブロックアドレスカウンタ
回路６の出力（８ビツト）とブロックアドレスラッチ回
路４の出力（８ビツト）とがブロックアドレス不一致回
路８に入力され、ブロックアドレス値が同じかどうか判
定し、ブロックアドレス不一致回路８の出力とパリティ
検査回路５の出力とがＡＮＤ回路７に入力され、パリテ
ィ検査結果が正しくさらにブロックアドレス値が不一致
であればＡＮＤ回路７かもパルスが発生し、ブロックア
ドレスカウンタ回路６のロード端子に入力され、ブロッ
クアドレスラッチ回路４の出力（８ビツト）がブロック
アドレスカウンタ回路６のデータ入力端子に入力され、
ブロックアドレスラッチ回路４のアドレス値がブロック
アドレスカウンタ回路６にロードされる。ブロックアド
レスカウンタ回路６の出力（８ビツト）は出力端子９を
介して出力され、再生ディジタルデータのＲＡ　Ｍ　（
ＲｌＬｎｄｏｍ　ＡｃｃｅｓＳＭｅｍｏｒｙ　）　ヘの
書き込み時のアドレス値の一部を形成している。

さらに同期信号検出回路３の出力とブロックアドレスカ
ウンタ回路６の出力が書き込み信号発生回路１０に入力
され、書き込み信号発生回路１０の出力は出力端子１１
を介して出力され、前記再生ディジタルデータのＲＡＭ
への書き込みをする時の書き込み信号として使用してい
る。

ところで映像信号を回転ヘッドを用いて磁気テープに記
録再生する磁気録画再生装置において、音声信号をディ
ジタル信号にして記録再生する場合には、アナログ音声
信号をサンプリング周波数ｆｓ（例ｆｓ＝　４ａ　Ｋ）
Ｉｚ　）でディジタル信号にするため、映像信号のフィ
ールド周波数ｆマ（ＮＴＳＣ方式ｆｖ　＝　ｓ　ｅ　、
　９４　Ｈｚ　）との比が８００．８となシ、そこでフ
ィールド内のデータ数を大小２種類にして（例ニア９２
と８１０）、音声データの少ないフィールド（７９２デ
ータのフィールド）には不足分としてダミーデータを付
加して記録している。

そのダミーデータが付加されているかいないかを示す情
報を前記第２図のアドレスコード８人のＭＳＢを用いて
記録するため、ブロックアドレス値は７ビツ、ト記録と
なシ、例えば１フイールドのブロック数が１３５の場合
には（０〜１２７．０〜６）という状態で磁気テープに
記録される。

発明が解決しようとする課題 しかしながら、上記のような映像信号に同期させて音声
信号をディジタル記録する場合には、磁気テープに記録
されているブロックアドレスは７ピットしかないので、
再生時のブロックアドレス値（８ビツト）を記録ブロッ
クアドレス値（７ビツト）から直接作成することはでき
ないという問題点を有していた。

本発明は上記問題点に鑑みてなされたものであり、映像
信号と同時に音声信号をディジタル化して記録再生する
場合のブロックアドレス値を発生するブロックアドレス
作成回路と、前記再生ディジタルデータをＲＡＭへ書き
込むときの書き込み信号を発生する書き込み信号発生回
路とを有するメモリー制御回路を提供するものである。

課題を解決するための手段 本発明は、上記目的を達するため、再生位置に記録され
ているアドレスを回転ヘッドの回転位置に応じて予測す
るブロックアドレス予測手段と、回転ヘッドが磁気テー
プから読み取った再生アドレス値と出力アドレス値とか
らの合成アドレス値を作成する合成アドレス発生手段と
、前記合成アドレス値と前記ブロックアドレス予測手段
による予測アドレス値とを比較する第１のアドレス値比
較手段と、アドレス値比較手段による比較誤差が所定範
囲内のときにだけ前記合成アドレス値を新たな出力アド
レス値とするアドレス選択手段と、前記アドレス選択手
段の出力アドレス値と前記予測アドレスとを比較する第
２のアドレス値比較手段と、前記第２のアドレス値比較
手段による比較誤差が所定範囲内のときだけ前記磁気テ
ープからの再生ディジタルデータをメモリー回路に書き
込むための書き込み信号を発生する書き込み信号発生手
段を設けた構成となっている。

作用 本発明は上記構成によυ、同期パターン及びアドレスの
付加されたディジタル信号を、前記同期パターン及びア
ドレスがトラック上の所定の位置になるように回転ヘッ
ドにて記録した磁気テープを再生するにあたり、再生を
行う回転ヘッドの回転位置を検出し、この検出された回
転位置よシ記録されている前記アドレス（８ビツト）を
予測し、再生アドレス値（７ビツト）と出力アドレス値
（８ビツトのうちの上位１ビツト）から合成アドレス値
（８ビツト）を作成し、前記合成アドレス値（８ビツト
）と前記予測されたアドレス値（８ビツト）を比較し、
比較誤差が所定範囲内のとき合成アドレス値を新たな出
力アドレス値として採用するので正しいアドレス値が作
成され、さらに出力アドレス値と予測アドレス値を比較
し、比較誤差が所定の範囲内のときのみ再生ディジタル
データのＲＡＭへの書き込みを行う書き込み信号を発生
するので、正しいアドレス近傍にのみディジタルデータ
の書き込みを行うことができる。

実施例 以下本発明の一実施例について図面を参照しながら説明
する。第１図は本発明のメモリー制御装置の一実施例の
ブロック図で、第２図は第１図における各部の波形図で
ある。

第１図において、入力端子２より再生時の直列型ディジ
タルデータが入力され、同期信号検出回路３において同
期信号が検出されるとともに、同期信号に位相同期した
信号が作成される。前記直列型ディジタルデータはブロ
ックアドレスラッチ回路４において同期信号検出回路３
からのラッチパルスによりアドレスコード８人がラッチ
される。

さらに前記直列型ディジタルデータはパリティ検査回路
６において、同期信号検出回路３からのパルスによシ、
例えば第３図の符号構成においてＰ＝Ｗ、■Ｗ２ または　Ｐ＝Ｗ、■Ｗ２ （■は排他的論理和を示す） で表わせる偶数または奇数パリティに正しくなっている
かどうか判定する。同期信号検出回路３の出力がブロッ
クアドレスカウンタ回路６のクロック端子に入力される
とともに、入力端子１を介して回転ヘッド（図示せず）
の回転位置を示すヘッドスイッチパルス信号（第２図に
示す信号Ｓ１　）がブロックアドレスカウンタ回路６の
リセット端子に入力され、ブロックアドレスカウンタ回
路ｅのカウンタの内容をアナログ的に示すと第２図の信
号Ｓ２のようになシ、ヘッドスイッチパルス信号でリセ
ットされ、以後同期信号をクロック信号としてカウント
アツプされ、ブロックアドレスの最大値（１３４）で停
止し、次のヘッドスイッチパルス信号でリセットされ、
以下これを繰り返している。ブロックアドレスカウンタ
回路６の出力（下位７ビツト）とフロックアドレスラッ
チ回路４の出力（下位７ビツト）とがブロックアドレス
不一致回路８に入力され、ブロックアドレス値が同じか
どうか判定する。ブロックアドレスラッチ回路４の出力
（下位７ビツト）とブロックアドレスカウンタ回路６の
出力（上位１ビツト）とが合成ブロックアドレス発生回
路２１に入力され、ブロックアドレスの最上位ピットを
ブロックアドレスカウンタ回路６の出力で、下位７ビツ
トをブロックアドレスラッチ回路４の出力で構成する合
成ブロックアドレス値を作成する。基準ブロックアドレ
ス発生回路２２はカウンタ回路で構成され、入力端子１
からのヘッドスイッチパルス信号がリセット端子に入力
され、内部基準クロックによりカウントアツプし、カウ
ンタの内容をアナログ的に示すと第２図の信号Ｓ３のよ
うになシ、ヘッドスイッチパルス信号でリセットされ、
以後内部基準クロックによりカウントアツプされ、ブロ
ックアドレスの最大値（１３，４）で停止し、以下これ
を繰り返すことによ多回転ヘッド位置に対応したブロッ
クアドレス値を発生している。基準ブロックアドレス発
生回路２２の出力（８ビツト）と合成ブロックアドレス
発生回路２１の出力（８ビツト）が第１のアドレス値比
較回路２３に入力される。ここで基準ブロックアドレス
発生回路２２の予測７ドレス値Ｎムと合成ブロックアド
レス発生回路２１の合成アドレス値ＮＢとすれば、第１
のアドレス値比較回路２３は以下に示す差の絶対値を求
める演算 Ｎ１＝ｌＮム−ＮＢ１ を行い、演算結果■１を所定値Ｎ、　＊ｘｙ　　と大小
判別を行う。パリティ検査回路６の出力及びブロックア
ドレス不一致回路８の出力及び第１のアドレス値比較回
路２３の出力がＡＮＤ回路７に入力され、パリティ検査
結果が正しくさらにブロックアドレス値が不一致でかつ Ｎ１１ｘｙ　＞　ｌ　ＮＡ　−Ｎｉｌ　ｌ（第２図の信
号Ｓ４の点線を中心とする実線の内側部分）が成立すれ
ばＡＮＤ回路７からのパルスが発生し、ブロックアドレ
スカウンタ回路６のロード端子に入力される。合成ブロ
ックアドレス発生回路２１の出力（８ビツト）がブロッ
クアドレスカウンタ回路６のデータ入力端子に入力され
、ＡＮＤ回路７からのロードパルスによジブロックアド
レスカウンタ回路６にロードされる。ブロックアドレス
カウンタ回路６の出力（８ビツト）は出力端子９を介し
て出力され、再生ディジタルデータのＲＡＭへの書き込
み時のアドレス値の一部を形成している。

さらに同期信号検出回路３の出力とブロックアドレスカ
ウンタ回路６の出力が書き込み信号発生回路１ｏに入力
されるとともに、ブロックアドレスカウンタ回路６の出
力（８ビツト）と基準ブロックアドレス発生回路２２の
出力（８ビツト）が第２のアドレス値比較回路２４に入
力される。ここで基準ブロックアドレス発生回路２２の
予測アドレス値Ｎムとブロックアドレスカウンタ回路６
の出力アドレス値Ｎｃとすれば、第２のアドレス値比較
回路２４は以下に示す差の絶対値を求める演算 Ｎｚ＝　ｌ　ＨＡ　　　Ｈａ　１ を行い、演算結果Ｎ２を所定値）Ｔ２１１ＸＦ　　と大
小判別を行う。書き込み信号発生回路１０の出力と第２
のアドレス値比較回路２４の出力がＡＮＤ回路２５に入
力され Ｎ２Ｒ冨ｙ＞　Ｉ　Ｉｉｈ　　　Ｎｃ　ｌが成立すれば
（第２図の信号Ｓ４の点線を中心とする実線の内側部分
）、ＡＮＤ回路２５から書き込み信号が発生し出力端子
１１を介して出力され、再生ディジタルデータのＲＡＭ
への書き込みをする時の書き込み信号として使用する。

発明の効果 以上のように本発明によれば、回転ヘッドの回転位置よ
り予測したアドレス値でブロックアドレス値の範囲を限
定しつつブロックアドレス値の最上位ピットを作成する
ので、正しいブロックアドレス値で再生ディジタルデー
タをＲＡＭに書き込むことができる。また万一パリティ
検査が誤って正しいと判断してブロックアドレス値が修
正された場合においても、書き込み信号は予測したアド
レス値で出力ブロックアドレス値の範囲を限定した領域
のみ発生することによシ、再生ディジタルデータをＲＡ
Ｍに書き込まれる範囲が予測アドレス値の近傍に制限さ
れるので、再生ディジタルデータが１トラック分完全に
ＲＡＭに書き込まれなくても、ＲＡＭに書き込まれた再
生ディジタルデータの誤シ訂正処理を開始することがで
き、再生ディジタルデータがＲＡＭに書き込みされてか
ら誤り訂正開始までの時間が大巾に短縮できる。従って
、音声信号のディジタル記録再生に伴う再生時のデータ
処理時間が大巾に短縮できるので、映像信号と音声信号
とを記録、再生する場合の映像信号に対して音声信号の
処理遅延時間差（’ｒＤ）が小さくでき、特にダビング
回数（ｎ：回数）がふえても、映像信号に対して音声信
号の処理遅延時間差（Ｔｎｎ＝ＴｎＸｎ）も小さいため
、視聴者に処理遅延時間差が認識されない磁気記録再生
装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリー制御装置の
ブロック図、第２図は第１図における主要部の波形図、
第３図は第１図における入力端子に印加される直列型デ
ィジタルデータの信号構成図、第４図は従来のメモリー
制御装置のブロック図である。 １．２・・・・・・入力端子、３・・・・・・同期信号
検出回路、４・・・・・・フロックアドレスラッチ回路
、５・・・・・・パリティ検査回路、６・・・・・・ブ
ロックアドレスカウンタ回路、７，２５・・・・・・Ａ
ＮＤ回路、８・・・・・・ブロックアドレス不一致回路
、９，１１・・・・・・出力端子、１゜・・・・・・書
き込み信号発生回路、２１・山・・合成ブロックアドレ
ス発生回路、２２・・・用基準プａツクアドレス発生回
路、２３・・・・・・第１のアドレス値比較回路、２４
・・・・・・第２のアドレス値比較回路。

Claims (1)

【特許請求の範囲】
1. 同期パターンおよびアドレスの制御情報が付加されたデ
   ィジタルデータを前記制御情報がトラック上の所定位置
   になるよう磁気テープに記録し、前記磁気テープを回転
   ヘッドで再生する磁気記録再生装置であって、再生位置
   に記録されている前記アドレスを前記回転ヘッドの回転
   位置に応じて予測するブロックアドレス予測手段と、前
   記回転ヘッドが磁気テープから読み取った再生アドレス
   値と出力アドレス値とから合成アドレス値を作成する合
   成アドレス値発生手段と、前記合成アドレス値と前記ブ
   ロックアドレス予測手段による予測アドレス値とを比較
   する第１のアドレス値比較手段と、前記第１のアドレス
   値比較手段による比較誤差が所定範囲内のときだけ前記
   合成アドレス値を新たな出力アドレス値とするアドレス
   選択手段と、前記アドレス選択手段の出力アドレス値と
   前記予測アドレス値とを比較する第２のアドレス値比較
   手段と、前記第２のアドレス値比較手段による比較誤差
   が所定範囲内のときだけ前記磁気テープからの再生ディ
   ジタルデータをメモリー回路に書き込むための書き込み
   信号を発生する書き込み信号発生手段とを備えたメモリ
   ー制御装置。