JPH01220855A - 半導体集積回路用パッケージ - Google Patents
半導体集積回路用パッケージInfo
- Publication number
- JPH01220855A JPH01220855A JP63046553A JP4655388A JPH01220855A JP H01220855 A JPH01220855 A JP H01220855A JP 63046553 A JP63046553 A JP 63046553A JP 4655388 A JP4655388 A JP 4655388A JP H01220855 A JPH01220855 A JP H01220855A
- Authority
- JP
- Japan
- Prior art keywords
- check pattern
- package
- semiconductor integrated
- integrated circuit
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積“回路用パッケージに関し、特にビ
ングリッドアレイ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）パ
ッケージに通用して好適なパッケージの構造に関する。
ングリッドアレイ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）パ
ッケージに通用して好適なパッケージの構造に関する。
従来、半導体集積回路では、半導体ウェハに形成するチ
ップのトランジスタや抵抗等の基本素子の電気的特性を
検査するために、このチップの一部に前記したトランジ
スタや抵抗等の基本素子と同等のチェックパターンを形
成している。そして、このチェックパターンを用いて各
種電気特性を測定することにより、製造されるチップの
電気的特性を検査している。
ップのトランジスタや抵抗等の基本素子の電気的特性を
検査するために、このチップの一部に前記したトランジ
スタや抵抗等の基本素子と同等のチェックパターンを形
成している。そして、このチェックパターンを用いて各
種電気特性を測定することにより、製造されるチップの
電気的特性を検査している。
そして、第３図（ａ）及び（ｂ）に示すように、ウェハ
から分離された半導体集積回路チップ１は、メタライズ
パターン３１人出力用ピン４を形成した基板２上に搭載
され、アルミニウムワイヤ５により電気接続された上で
キャップ６により封止され、半導体集積回路用パッケー
ジを構成している。
から分離された半導体集積回路チップ１は、メタライズ
パターン３１人出力用ピン４を形成した基板２上に搭載
され、アルミニウムワイヤ５により電気接続された上で
キャップ６により封止され、半導体集積回路用パッケー
ジを構成している。
なお、図ではビングリッドアレイパッケージの例を示し
ている。
ている。
ところで、この種の半導体集積回路用パッケージでは、
パッケージ完成後に半導体集積回路の不良障害解析等の
ために、チップの一部に設けたチェックパターンを用い
て各種電気特性を測定することがある。この場合、上述
した従来のパッケージでは、前記チェックパターンを測
定するための端子がＬＳＩ用パッケージの外側に存在し
ないため、解析のためにＬＳＩ用パッケージを分解し、
或いは他の方法により前記チェックパターンを露出させ
なければならず、この作業が極めて面倒なものになると
いう問題がある。
パッケージ完成後に半導体集積回路の不良障害解析等の
ために、チップの一部に設けたチェックパターンを用い
て各種電気特性を測定することがある。この場合、上述
した従来のパッケージでは、前記チェックパターンを測
定するための端子がＬＳＩ用パッケージの外側に存在し
ないため、解析のためにＬＳＩ用パッケージを分解し、
或いは他の方法により前記チェックパターンを露出させ
なければならず、この作業が極めて面倒なものになると
いう問題がある。
本発明の半導体集積回路用パッケージは、パッケージを
構成する基板の上面一部に、パッケージ内に封止した半
導体集積回路チップに設けたチェックパターンと電気的
に接続されるチェックパターン測定用端子を配設した構
成としている。
構成する基板の上面一部に、パッケージ内に封止した半
導体集積回路チップに設けたチェックパターンと電気的
に接続されるチェックパターン測定用端子を配設した構
成としている。
〔作用］
上述した構成では、半導体集積回路チップをパッケージ
内に封止した状態でも、チェックパターン測定用端子を
通してパッケージ外部からチェックパターンの測定を行
うことができる。
内に封止した状態でも、チェックパターン測定用端子を
通してパッケージ外部からチェックパターンの測定を行
うことができる。
次に、本発明を図面を参照して説明する。
第１図（ａ）は本発明の半導体集積回路用パッケージの
第１実施例の一部破断上面図、同図（ｂ）は正面図であ
る。
第１実施例の一部破断上面図、同図（ｂ）は正面図であ
る。
第１図（ａ）及び（ｂ）に示すように、半導体集積回路
チップ１は、メタライズパターン３．入出力用ピン４を
有する基板２に搭載され、アルミニウムワイヤ５によっ
て電気的に接続される。そして、キャップ６により封止
されている。
チップ１は、メタライズパターン３．入出力用ピン４を
有する基板２に搭載され、アルミニウムワイヤ５によっ
て電気的に接続される。そして、キャップ６により封止
されている。
前記半導体集積回路チップ１には、チップ内に形成され
るトランジスタや抵抗等の基本素子と同等のチェックパ
ターン（図示せず）が形成されている。
るトランジスタや抵抗等の基本素子と同等のチェックパ
ターン（図示せず）が形成されている。
一方、前記基板２の上面にはキャップ６を除く一隅部に
チェックパターン測定用端子７を配設しるとともに、前
記メタライズパターン３の一部にはチェックパターン用
メタライズパターン８を形成しており、これらチェック
パターン測定用端子７とチェックパターン用メタライズ
パターン８とを図外のスルーホールによって電気的に接
続している。そして、前記チェックパターン用メタライ
ズパターンには、アルミニウムワイヤ５によりチップ１
のチェックパターンが電気接続されている。
チェックパターン測定用端子７を配設しるとともに、前
記メタライズパターン３の一部にはチェックパターン用
メタライズパターン８を形成しており、これらチェック
パターン測定用端子７とチェックパターン用メタライズ
パターン８とを図外のスルーホールによって電気的に接
続している。そして、前記チェックパターン用メタライ
ズパターンには、アルミニウムワイヤ５によりチップ１
のチェックパターンが電気接続されている。
このパッケージ構造によれば、半導体集積回路チップ１
を封止して半導体集積回路を完成した後においても、基
板２上に配設されたチェックパターン測定用端子７を利
用してチップ１内のチェックパターンの測定を行うこと
ができる。したがって、パッケージを分解することなく
極めて容易に半導体集積回路の不良解析を実行できる。
を封止して半導体集積回路を完成した後においても、基
板２上に配設されたチェックパターン測定用端子７を利
用してチップ１内のチェックパターンの測定を行うこと
ができる。したがって、パッケージを分解することなく
極めて容易に半導体集積回路の不良解析を実行できる。
第２図（ａ）及び（ｂ）は本発明の第２実施例の一部破
断上面図及びその正面図である。
断上面図及びその正面図である。
この実施例では、基板２の上部のキャップ６に近い箇所
、換言すれば基板２に設けたチェックパターン用メタラ
イズパターン８に可及的に近い箇 。
、換言すれば基板２に設けたチェックパターン用メタラ
イズパターン８に可及的に近い箇 。
所にチェックパターン測定用端子７を設けており、これ
らを図外のスルーホール等によって電気接続している。
らを図外のスルーホール等によって電気接続している。
この実施例においても、前記第１実施例と同じ効果を得
ることができるが、この実施例では更に半導体集積回路
チップｌに形成しているチェックパターンとチェックパ
ターン測定用端子７との間の伝達経路を短くすることが
できるので、チェックパターン測定時の測定精度を向上
できる利点がある。
ることができるが、この実施例では更に半導体集積回路
チップｌに形成しているチェックパターンとチェックパ
ターン測定用端子７との間の伝達経路を短くすることが
できるので、チェックパターン測定時の測定精度を向上
できる利点がある。
以上説明したように本発明は、パッケージを構成する基
板の上面一部に配設したチェックパターン測定用端子を
通して、パッケージ内に封止した半導体集積回路チップ
に設けたチェックパターンの電気的測定を行うことがで
き、半導体集積回路の製造後においても、パッケージを
分解することなく不良障害解析等を容易に実施できる効
果がある。
板の上面一部に配設したチェックパターン測定用端子を
通して、パッケージ内に封止した半導体集積回路チップ
に設けたチェックパターンの電気的測定を行うことがで
き、半導体集積回路の製造後においても、パッケージを
分解することなく不良障害解析等を容易に実施できる効
果がある。
【図面の簡単な説明】
第１図は本発明の第１実施例を示し、同図（ａ）は一部
破断上面図、同図（ｂ）は正面図、第２図は本発明の第
２実施例を示し、同図（ａ）は一部破断上面図、同図（
ｂ）は正面図、第３図は従来のパッケージを示し、同図
（ａ）は一部破断上面図、同図（ｂ）は正面図である。 ｌ・・・半導体集積回路チップ、２・・・基板、３・・
・メタライズパターン、４・・・入出力用ビン、５・・
・アルミニウムワイヤ、６・・・キャップ、７・・・チ
ェックパターン測定用端子、８・・・チェックパターン
用メタライズパターン。 第１図 （ａ） 第２図 （ａ） （ｂ） 第３図 （ａ） （ｂ）
破断上面図、同図（ｂ）は正面図、第２図は本発明の第
２実施例を示し、同図（ａ）は一部破断上面図、同図（
ｂ）は正面図、第３図は従来のパッケージを示し、同図
（ａ）は一部破断上面図、同図（ｂ）は正面図である。 ｌ・・・半導体集積回路チップ、２・・・基板、３・・
・メタライズパターン、４・・・入出力用ビン、５・・
・アルミニウムワイヤ、６・・・キャップ、７・・・チ
ェックパターン測定用端子、８・・・チェックパターン
用メタライズパターン。 第１図 （ａ） 第２図 （ａ） （ｂ） 第３図 （ａ） （ｂ）
Claims (1)
- １、チェックパターンを形成した半導体集積回路チップ
を基板に搭載し、かつこれをキャップにより封止した半
導体集積回路用パッケージにおいて、前記チェックパタ
ーンに電気的に接続されるチェックパターン測定用端子
を、前記基板の上面一部に配設したことを特徴とする半
導体集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046553A JPH01220855A (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046553A JPH01220855A (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220855A true JPH01220855A (ja) | 1989-09-04 |
Family
ID=12750512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046553A Pending JPH01220855A (ja) | 1988-02-29 | 1988-02-29 | 半導体集積回路用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220855A (ja) |
-
1988
- 1988-02-29 JP JP63046553A patent/JPH01220855A/ja active Pending
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